JPS63221432A - コンピユ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 優先順位のある複数の端子を持ち、優先順位の高い方の
端子に入力した割込み信号を優先してプロセッサに送る
優先割込制御回路を持つコンピュータにおいて、割込み
優先順位切替回路を備え、プロセッサより所望の優先順
位の割込み信号を指示すると、指示された優先順位の割
込み信号を優先的に該プロセッサに送信するように優先
順位を切り替えることが出来るようにし、優先順位の低
い端子に割込み信号送信中に、優先順位の高い端子に入
力する割込み信号が連続しても、優先順位の低い端子に
入力した割込み信号の優先順位を切り替えて処理出来る
ようにしたものである。

〔産業上の利用分野〕

本発明は、優先順位のある複数の端子を持ち、優先順位
の高い方の端子に入力した割込み信号を優先してプロセ
ッサに送る優先割込制御回路を持つコンピュータの改良
に関する。

上記優先割込制御回路を有するコンピュータでは、優先
順位の低い端子に割込み信号送信中に、優先順位の高い
端子に入力する割込み信号が連続しても、優先順位の低
い端子に入力した割込み信号の優先順位を切り替えてプ
ロセッサに送信することが出来、処理が非常に遅くなる
ことを防げることが望ましい。

〔従来の技術〕

以下従来例を図を用いて説明する。

第３図は従来例のブロック図である。

第３図の優先割込制御回路１１の１〜７の端子は、１よ
り順に割込み優先順位を示しており、これ等の端子には
、優先順位の高い装置より順番に割込み信号線１〜７が
接続されており、優先割込制御回路１１は優先順位の高
い端子に入力した割込み信号を優先的にプロセッサ１０
に送信するものである。

ＲＯＭ１３には、割込み信号線１〜７に対応した装置よ
りの信号を処理するプログラムが記憶されている。

今例えば、割込み信号線１〜７より割込み信号が入力し
ておらず、優先順位最下位の割込み信号線７より割込み
信号が優先割込制御回路１１の端子７に入力すると、優
先割込制御回路１１は割込み信号線７よりの割込み信号
をプロセッサ１０に送り、プロセッサ１０がら割り込み
処理アドレス信号を読みに行（時、アドレス信号を操作
して、ＲＯＭ　１３の割込み信号線７に対応した処理プ
ログラムを格納しであるアドレス信号をＲＯＭ１３に送
る。

このことにより、プロセッサ１０はこの処理プログラム
を読み出し、この処理プログラムにて処理を行う。

次に、割込み信号線１及び７より割込み信号が入力した
場合を説明すると、優先割込制御回路１１は当然優先順
位の高い割込み信号線１よりの割込み信号をプロセッサ
１０に送る。

このことによりプロセッサ１０は上記と同様にして、Ｒ
ＯＭ１３より割込み信号線１対応の処理プログラムを読
み出し、割込み信号線１対応の処理を行う。

この時割込み信号線７より優先順位の高い例えば割込み
信号線３より割込み信号が優先割込制御回路１１に入力
すると、割込み信号線１対応の処理が終わると、優先割
込制御回路１１は割込み信号線３よりの割込み信号をプ
ロセッサ１０に送り、プロセッサ１０から割り込み処理
アドレス信号を読みに行く時、アドレス信号を操作して
、ＲＯＭ１３の割込み信号線３に対応した処理プログラ
ムを格納しであるアドレス信号をＲＯＭ１３に送り、プ
ロセッサ１０にてこの処理プログラムを読み出させ、こ
の処理プログラムにて処理を行なわせる。

上記の如く、優先割込制御回路ＩＩに対し、１つの割込
み信号線よりしか割込み信号がない場合は、これをプロ
セッサ１０に送るが、複数の割込み信号線より割込み信
号が発生すると、優先順位の高い方の割込み信号をプロ
セッサ１０に送り、プロセッサ１０にて対応の処理を行
わせる。

〔発明が解決しようとする問題点〕

しかしながら、上記説明の如（、優先順位の低い割込み
信号線より割込み信号を送り、割込み信号処理完了を待
っている間に、より優先順位の高い割込み信号線より割
込み信号が次々と発生すると、優先順位の低い割込み信
号線よりの割込み信号は後回し後回しとなり、処理が非
常に遅くなる問題点がある。

〔問題点を解決するための手段〕

第１図は本発明の原理ブロック図である。

本発明では、第１図に示す如（、優先順位のある複数の
割込み信号線１．２，３．　　・・・と、優先順位のあ
る複数の端子を持ち、優先順位の高い方の端子に入力し
た割込み信号を優先してプロセッサ１０に送る優先割込
制御回路工１との間に、該プロセッサ１０より所望の優
先順位の割込み信号を指示すると、指示された優先順位
の割込み信号を優先的に該プロセッサ１０に送信するよ
うに優先順位を切り替える、割込み優先順位切替回路１
２を設けている。

〔作用〕

本発明によれば、割込み優先順位切替回路１２は、通常
の場合は優先順位を切り替えないが、プロセッサ１０よ
り所望の優先順位の割込み信号を指示すると、指示され
た優先順位の割込み信号を優先的に該プロセッサ１０に
送信するように優先順位を切り替える。

従って、優先順位の低い割込み信号線より割込み信号を
送り、割込み信号処理完了を待っている間に、より優先
順位の高い割込み信号線より割込み信号が次々と発生し
、優先順位の低い割込み信号線よりの割込み信号の処理
が後回し後回しとなる時、その回数をカウントしていた
プロセッサ１Ｏより、割込み優先順位最下位′Ｂ１２に
優先順位の低い割込み信号を指示すると、指示された優
先順位の割込み信号は優先的に該プロセッサ１０に送信
されるので、割込み信号の処理が後回し後回しとなるこ
とを防ぐことが出来る。

〔実施例〕

以下本発明の１実施例に付き図に従って説明する。

第２図は本発明の実施例のブロック図である。

第２図にて第３図の場合と異なる点は、割込み優先順位
切替回路１２及びアドレスデコーダ１５及び割り込み認
識用レジスタ１４及び制御レジスタ１６を設けた点であ
る。

この異なる点を中心にして以下説明する。

割込み優先順位切替回路１２はプロセッサ１０よりの指
示がない限り、割込み信号線１〜７は優先割込制御回路
１１の端子１〜７に接続されており従来と同様の処理が
行われる。

しかし、プロセッサ１０より、優先順位の低い割込み信
号を指示した場合は次に説明する如くことなる。

例えば、優先順位最下位の割込み信号線７より割込み信
号を送り、割込み信号処理完了を待っている間に、より
優先順位の高い割込み信号線より割込み信号が次々と発
生すると、優先順位の低い割込み信号線７よりの割込み
信号の処理は後回し後回しとなる。

しかし、プロセッサ１０は割込み認識用レジスタ１４に
よって割込み信号線１〜７０割り込みのどの割込み信号
が入力されているかを周期的に認識しているので、割込
み信号線７より割込み信号が送られてから、より優先順
位の高い割込み信号線よりの割込み処理が何回行われた
かをカウンタ等で計数させ、ｎ回になれば、プロセッサ
１０は、割込み信号線７よりの割込み信号を優先して送
出させる優先割り込みデータをデータバスを介して制御
レジスタ１６に送るようにするとともにカウンタをリセ
ットしておく。

又この時プロセッサ１０は、アドレスデコーダ１５のア
ドレスを送出し、アドレスデコーダ１５の出力をＬレベ
ルとし、制御レジスタ１６に優先割り込みデータを取り
込めるようにする。

このようにすれば、制御レジスタ１６に取り込んだ割込
み信号線７よりの割込み信号を送らせる優先割り込みデ
ータは、割込み優先順位切替回路１２に送られる。

割込み優先順位切替回路１２では、この信号受信により
、割込み信号線１〜６よりの割込み信号をカットし、割
込み信号線７よりの割込み信号のみ通すようにする。

このことにより、優先割込制御回路１１では、割込み信
号線７よりの割込み信号しかなくなるの。

で、この割込み信号は、プロセッサ１０に送られるとと
もにカウンタがリセットされる。

従って、プロセッサ１０は、従来例で説明したと同様に
して、ＲＯＭ１３より、７対応の処理プログラムを読み
出し、割込み信号線７よりの割込み信号に対する処理を
行う。

以上の例は割込み信号線７よりの割込み信号についての
説明であるが、割込み信号線２〜６よりの割込みについ
てもそれより優先順位の高い割込み処理が行われた場合
、夫々のカウンタをカウントアツプし、夫々１回になれ
ばそれより優先順位の高い割込み線をカントして当優先
順位の割込みのみを通し、カウンタをリセ・ノドする。

次に割込み優先順位切替回路１１の実施例につき第４図
を用いて説明する。

第４図では割込み信号線１〜７は通常はＨレベルとなっ
ており、割込み信号の時は割込み信号線はＬレベルとな
る。

又割込み信号線７は優先順位が最下位であるので、その
侭優先割込制御回路１１の端子７に入力しており、割込
み信号線１〜６は夫々オア回路４１〜４６を介して優先
割込制御回路１１の端子１〜６に入力する。

第２図の制御レジスタ１６よりの２進数３桁の如く、２
１のレベルはＬレベルで他はＨレベルであり、この時は
アンド回路３１〜３５の出力はＬレベルであるので、デ
コーダ５０側からは、オア回路４１〜４６には全部Ｌレ
ベルが入力しており、割込み信号線１〜６の割込み信号
はそのｇ１優先割込制御回路１１に送られる。

割り込みデータが００１，０１０，０１１・・・１１０
となるに従って、デコーダ５０の出力端響 子２１〜２６のレベルは第４”””（Ａ　）に示す如く
変化し、これに伴い、アンド回路３１〜３５の出力は、
アンド回路３１以下Ｌレベル、アンド回路３２以下はＬ
レベルの如く変化し、割込み信号線は第４図（Ａ）に示
す如く、割込み信号線１カツト、割込み信号線１，２カ
フト・・・１〜６カツトとなる。

従って、カットしたい優先順位の高い割込み信号線を、
割り込みデータを発することでカントすることが出来る
。

以上説明の如くすれば、例えば優先順位最下位の割込み
信号線７より割込み信号を送り、割込み信号処理完了を
待っている間に、より優先順位の高い割込み信号線より
割込み信号が次々と発生しても、優先順位の低い割込み
信号線７よりの割込み信号の処理は後回し後回しとなる
ことはなくなる。

〔発明の効果〕

以上詳細に説明せる如く本発明によれば、優先順位の低
い割込み信号線より割込み信号を送り、割込み信号処理
完了を待っている間に、より優先順位の高い割込み信号
線より割込み信号が次々と発生しても、優先順位の低い
割込み信号線よりの割込み信号の処理を優先順位を替え
て処理出来るので、優先順位の低い割込み信号線よりの
割込み信号の処理が非常に遅くなることはなくなる効果
がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例のブロック図、第３図は従来例
のブロック図、 第４図は１例の割込み優先順位切替回路の回路図及び動
作説明図である。 図において、 １〜７は割込み信号線、 １０はプロセッサ、 １１は優先割込制御回路、 １２は割込み優先順位切替回路、 １３はＲＯＭ。 １４は割込み認識用レジスタ、 １５はアドレスデコーダ、 １６は制御レジスタを示す。

Claims (1)

1. 【特許請求の範囲】 優先順位のある複数の割込み信号線（１、２、３、・・
   ・）と、 優先順位のある複数の端子を持ち、優先順位の高い方の
   端子に入力した割込み信号を優先してプロセッサ（１０
   ）に送る優先割込制御回路（１１）との間に、 該プロセッサ（１０）より所望の優先順位の割込み信号
   を指示すると、指示された優先順位の割込み信号を優先
   的に該プロセッサ（１０）に送信するように優先順位を
   切り替える、割込み優先順位切替回路（１２）を設け、
   該プロセッサ（１０）は最高優先順位以外の優先順位毎
   に、それより優先順位の高い割り込み数をカウントし、
   カウント値が所定回数に達した優先順位の割り込み信号
   を該割込み優先順位切替回路（１２）に指示し、該優先
   順位の割り込み信号が送られてきた時に該カウント値を
   リセットするようにしたことを特徴とするコンピュータ
   。