JPS63217427A - 情報処理システムのリトライ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は情報処理システムにおいて、プロセッサの実行
要求に対する否定応答が出力されたとき前記プロセッサ
に再度同一の実行要求を出力すべき旨のリトライ要求を
与えるリトライ要求手段を制御する装置に関する。 なお以下各図において同一の符号は同一または相当部分
を示す。また論理もしくはレベル“旧ｇｈ”。 Ｌｏｗ”は単に“Ｈ”、“Ｌ”と記すものとする。

【従来の技術】

一般に情報処理システムにはリトライ機能が具備されて
おり、このシステム内に障害π′光発生たとき、その障
害の動作にかかわる。プロセッサよりの当初の正規の実
行要求をあらかじめ定めた回数だけプロセッサより再出
力（リトライ）させて、その間に障害が回復すればプロ
セッサには異常処理へ移行させず、現在の処理を継続さ
せるという方式が採られている。 第３図に、従来技術におけるリトライ制御装置の概略の
ブロック回路図を、第４図に第３図のすトライ制御部内
の詳細の回路構成を示す。 第３図において、プロセッサ１から例えばバス上の図外
のデバイス（スレーブプロセッサなど）へバス転送の要
求が送られると、該デバイスからはＡＣＫ　（肯定）応
答３１かＮＡＫ　（否定）応答３２かのいずれかの応答
が返ってくる。そこでリトライ制御部２はＮＡＫ応答３
２が返ってきた場合、該応答３２の連続の回数が一定回
数以内であれば、プロセッサ１にリトライ要求３３を出
力する。これによりプロセッサ１はバス転送の要求を再
出力（リトライ）する。もしこのリトライをある回数連
続して繰り返したにもかかわらずＡＣＫ応答３１が得ら
れない場合には、リトライ制御部２は、プロセッサ１に
リトライ失敗３４を出力し、プロセッサ１に対し異常処
理ルーチンの起動を促す。 次にリトライ制御部２の構成と動作を第４図をもとに説
明する。カウンタ２１は“Ｈ”のパルスとしてのＮＡＫ
応答３２の回数を計数しその計数値２１ａを出力するも
ので、このカウンタ２１はＮＡＫ応答３２が立下がる時
点で＋１され、またＡＣＫ応答３１の入力時点でリセッ
トされる。 コンパレータ２２はあらかじめスイッチ２２で設定され
ていたリトライ回数２３ａ（設定リトライ回数）とカウ
ンタ２１の出力計数値２１ａを比較する。連続したＮＡ
Ｋ応答３２の回数（つまり計数値２１ａ）が前記設定リ
トライ回数２３ａ以下の場合には、コンパレータ２２の
比較出力２２ａは“Ｌ”、従ってＮＯＴ素子２５の出力
信号２５ａはＨ”となるため、′Ｈ″のＮＡＫ応答３２
の出力のつど、ＡＮＤゲート２４１を介し、“Ｈ″のリ
トライ要求３３がプロセッサ１へ出力される。 またカウンタ２１の計数値２１ａが設定リトライ回数２
３８を越えた場合にはコンパレータ２２の比較出力２２
ａは“Ｈ”となり、“Ｈ”のＮＡＫ応答３２によってＡ
ＮＤゲート２４２を介し、Ｈ”のリトライ失敗３４がプ
ロセッサ１に出力される。 たとえば、スイッチ２３の設定値（リトライ回数２３ａ
）が３のとき、３回目のＮＡＫ応答３２が来たとき、カ
ラン・り２１の出力計数値２１ａはまだ２であるので、
リトライ要求３３が出力され、その（３回目の）ＮＡＫ
応答３２が立下がったときカウンタ２１の出力計数値２
１ａが３になり、コンパレータ２２から“Ｈ”の比較出
力（一致信号）２２ａが出力され、これによりＮＯＴ素
子２５を介しＡＮＤゲート２４１からのリトライ要求３
３の出力を禁止し、他方ＡＮＤゲート２４２からリトラ
イ失敗３４が出力可能なようにする、そして４回目のＮ
ＡＫ応答３２が来たとき、つまりその立上がりでＡＮＤ
ゲート２４２からリトライ失敗３４が出力される。

【発明が解決しようとする問題点】

しかしながら、前記のようなリトライ制御装置は、リト
ライ回数が固定（ダイナミックに変更できないという意
味で）であるので、たとえばハードウェアの異常を早く
確実に検出したい自己診断時等においても、間けつ故障
による異常などでは自動的にリトライが行われるため、
結果的には異常が一時的に回復して隠ぺいされてしまう
ため、エラー検出能力が低下してしまうといった問題点
があった。 本発明の目的は、リトライ実行の可否を設定する手段と
、この設定に応じてリトライ要求出力動作を有効か無効
かに切換える手段を備えたリトライ制御装置を提供する
ことにより、自己診断等の際はリトライ要求出力動作を
行わせず、ハードウェア異常の検出能力を低下させない
ようにすることを目的とする。

【問題点を解決するための手段】

前記目的を達成するために本発明の装置は、「プロセッ
サ（１など）よりの実行要求に呼応して肯定応答（ＡＣ
Ｋ応答３１など）または否定応答（ＮＡＫ応答３２など
）が出力される情報処理システムであって、 前記否定応答が連続して所定の回数（設定リトライ回数
２３ａなど）に達するまでは、前記否定応答の出力のつ
ど、前記プロセッサへ再度、同一の前記実行要求を出力
すべき旨のリトライ要求（３３など）を与えるリトライ
要求手段（カウンタ２１、コンパレータ２２、ＡＮＤゲ
ート２４１　Ａ　、２４２、Ｎ。 Ｔ素子２５１など）を備えた情報処理システムにおいて
、 リトライ実行の可否を設定するリトライ実行可否設定手
段（リトライ・オン／オフ・レジスタ４など）と、 該設定手段の可または否の設定に応じて、前記リトライ
要求手段の前記リトライ要求の出力動作をそれぞれ有効
または無効とするリトライ要求制御手段（ＯＲゲート２
６１，２６２　、ＮＯＴ素子２５２など）と、を備えた
」ものとする。

【作　用】

リトライ実行可否設定手段としてのリトライ・オン／オ
フ・レジスタ４にリトライ実行可の設定がされたとき（
通常処理時）には、レジスタ４の出力（リトライ禁止４
１）は“Ｌ”であって、リトライ要求制御手段はリトラ
イ禁止とするためのＯＲゲート２６１．２６２．　Ｎ　
ＯＴ素子２５２のロック機能を解除し、従来通りにリト
ライ要求の出力、従ってリトライ実行を可能とする。 他方リトライ実行可の設定がされたとき（自己診断時）
には、レジスタ４の出力（リトライ禁止４１）は“Ｈ”
となり、リトライ要求制御手段はリトライ禁止とするた
めの前記ロック機能を有効とし、リトライ要求の出力を
禁止する。

【実施例】

以下第１図および第２図に基づいて本発明の詳細な説明
する。第１図は本発明の一実施例としての概略構成を示
すブロック回路図で第３図に対応し、第２図は第１図中
のリトライ制御部の細部構成を示すブロック回路図で第
４図に対応する。 第１図では第３図に対しリトライ制御部２が新たな同制
御ブロック回路図２Ａに置換り、かつリトライ・オン／
オフ・レジスタ４が追加されている。さらに前記レジス
タ４からはリトライ制御部２Ａヘリトライ禁止（信号）
４１が出力されるようになっている。 また第２図では第４図に対し、２人力のＡＮＤゲート２
４１が３人力のＡＮＤゲート２４１Ａに置換わり、かつ
ＮＯＴ素子２５２．　ＯＲゲート２６１　、２６２が追
加されている。 次に第１図を参照しつつ第２図の動作を説明する。リト
ライ・オン／オフ・レジスタ４がセットされていないと
きには、“Ｈ”のリトライ禁止４１は出力されず、この
場合、リトライ制御部２Ａは等価的に第４図と同一の構
成になり、第４図と同じ動作をする。 一方、レジスタ４がセットされた場合にはＨ＃のリトラ
イ禁止４１が出力され、この禁止信号４１によりＯＲゲ
ート２６１を介し“Ｈ″の信号２６１ａがカウンタｌに
与えられて、カウンタ２１がクリアされ、同じく　Ｈ″
のリトライ禁止４１によりＮＯＴ素子２５２の出力信号
２５２ａが“Ｌ”となってＡＮＤゲート２４１Ａからは
“Ｈ”のリトライ要求３３の出力が禁止される。さらに
同じ（“Ｈ”のリトライ禁止４１によってＯＲゲート２
６２の出力信号２６２ａが“Ｈ″となることにより、Ａ
ＮＤゲート２４２の動作は有効となり、“Ｈ”のＮＡＫ
応答３２が返ってきた場合には、ＡＮＤゲート２４２か
ら必ず“Ｈ”のリトライ失敗３４がプロセンサ１へ出力
され、リトライ動作は禁止される。ここでレジスタ４は
プロセッサ１から任意に設定可能なものとすれば、レジ
スタ４の操作によりプロセッサ１は、自由にリトライ動
作の実行の可否を設定できるようになる。 この発明の実施例では、僅かなハードウェアの増加によ
り、リトライ動作の実行の可否をダイナミックに選択で
きるようになり、プロセッサ１の処理内容に応じて、レ
ジスタ４の設定内容を最適なものにすることができる。 【発明の効果］ この発明によれば、リトライ動作の実行を可とするか否
かの何れかのモードをプロセッサから自由に設定できる
ようにして、プロセッサの処理内容に応じて最適なモー
ドを選択できるようにしたため、通常のシステム運用中
はリトライ動作を行うモードとすることにより、このシ
ステムは高い処理継続能力を得ることができ、他方、自
己診断中はリトライ動作を禁止するモードとすることに
より、高いエラー検出能力を得ることができる。 このように情報処理システムについての相反する２つの
能力を両立させることが可能になるという利点が得られ
る。

【図面の簡単な説明】

第１図は本発明装置の一実施例としての概略構成を示す
ブロック回路図、第２図は第１図におけるリトライ制御
部の詳細構成を示すブロック回路図、第３図、第４図は
それぞれ第１図、第２図に対応する従来装置のブロック
回路図である。 １：プロセッサ、２Ａ：リトライ制御部、３１：ＡＣＫ
応答、３２：ＮＡＫ応答、３３：リトライ要求、３４：
リトライ失敗、４：リトライ・オン／オフ・レジスタ、
４１：リトライ禁止、２１：カウンタ、２２：コンパレ
ータ、２４１Ａ、２４２：　ＡＮＤゲート、２５１゜２
５２：ＮＯＴ素子、２６１．２６２　：　ＯＲゲート。 第１図

Claims (1)

1. 【特許請求の範囲】 １）プロセッサよりの実行要求に呼応して肯定応答また
   は否定応答が出力される情報処理システムであって、 前記否定応答が連続して所定の回数に達するまでは、前
   記否定応答の出力のつど、前記プロセッサへ再度、同一
   の前記実行要求を出力すべき旨のリトライ要求を与える
   リトライ要求手段を備えた情報処理システムにおいて、 リトライ実行の可否を設定するリトライ実行可否設定手
   段と、 該設定手段の可または否の設定に応じて、前記リトライ
   要求手段の前記リトライ要求の出力動作をそれぞれ有効
   または無効とするリトライ要求制御手段と、を備えたこ
   とを特徴とする情報処理システムのリトライ制御装置。