JPS63214851A - メモリ装置 - Google Patents
メモリ装置Info
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- JPS63214851A JPS63214851A JP4675887A JP4675887A JPS63214851A JP S63214851 A JPS63214851 A JP S63214851A JP 4675887 A JP4675887 A JP 4675887A JP 4675887 A JP4675887 A JP 4675887A JP S63214851 A JPS63214851 A JP S63214851A
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- memory
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- bits
- memory plane
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- 238000010586 diagram Methods 0.000 description 4
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、複数の２次元メモリプレーンを備えたメモ
リ装置に関する。
リ装置に関する。
（従来の技術）
一般にカラー表示システムに適用されるメモリ装置は、
ＲＥＤ （赤）、ＧＲＥＥＮ （緑）、ＢＬＵＥ （青
）、ＢＬＡＣＫ／ＷＨＩＴＥ （黒／白）の表示データ
記憶用に使用され、それぞれ同一のアドレス空間を実現
するように構成されている４枚の２次元メモリプレーン
を有している。この種のメモリ装置を用いた場合、例え
ば各メモリプレーンの容量が５１２Ｘ５１２ｍドット（
ビット）であれば、５１２Ｘ５１２ｍドットサイズのカ
ラー表示が可能である。
ＲＥＤ （赤）、ＧＲＥＥＮ （緑）、ＢＬＵＥ （青
）、ＢＬＡＣＫ／ＷＨＩＴＥ （黒／白）の表示データ
記憶用に使用され、それぞれ同一のアドレス空間を実現
するように構成されている４枚の２次元メモリプレーン
を有している。この種のメモリ装置を用いた場合、例え
ば各メモリプレーンの容量が５１２Ｘ５１２ｍドット（
ビット）であれば、５１２Ｘ５１２ｍドットサイズのカ
ラー表示が可能である。
さて、近年は大画面表示が要求されることがある。しか
し、従来のカラー表示システムに適用されるメモリ装置
では、たとえＢＬＡＣＫ／ＷＨＩＴＥの表示であっても
、アドレス空間は１枚のメモリプレーンのそれで制限さ
れるため、メモリプレーンのサイズを越える大きさの表
示はできなかった。
し、従来のカラー表示システムに適用されるメモリ装置
では、たとえＢＬＡＣＫ／ＷＨＩＴＥの表示であっても
、アドレス空間は１枚のメモリプレーンのそれで制限さ
れるため、メモリプレーンのサイズを越える大きさの表
示はできなかった。
（発明が解決しようとする問題点）
上記したように、複数の２次元メモリプレーンのそれぞ
れを同一のアドレス空間に割当て使用するように構成さ
れた従来のメモリ装置では、メモリプレーンのサイズを
越える大きなアドレス空間を実現することはできなかっ
た。
れを同一のアドレス空間に割当て使用するように構成さ
れた従来のメモリ装置では、メモリプレーンのサイズを
越える大きなアドレス空間を実現することはできなかっ
た。
この発明は上記事情に鑑みてなされたものでその目的は
、複数の２次元メモリプレーンのそれぞれが同一のアド
レス空間に割当て使用される第１モードと、複数の２次
元メモリプレーンの組合わせによる大容量アドレス空間
を実現する第２モードとが切替え使用できるメモリ装置
を提供することにある。
、複数の２次元メモリプレーンのそれぞれが同一のアド
レス空間に割当て使用される第１モードと、複数の２次
元メモリプレーンの組合わせによる大容量アドレス空間
を実現する第２モードとが切替え使用できるメモリ装置
を提供することにある。
［発明の構成コ
（問題点を解決するための手段と作用）この発明は、第
１方向のサイズが２″ドツトｐ＋９ で第２方向のサイズが２ ドツトの２ 枚の２次元メ
モリプレーンを同一アドレス空間に割当て使用す、る第
１モードの場合に、メモリプレーンの１つを指定するの
に供されるｐ＋ｑビットの第１メモリプレーン選択指示
情報を保持するメモリ選択レジスタと、ｍ＋ｐビットの
第１方向アドレスを示す第１アドレスカウンタと、ｎ＋
ｑビットの第２方向アドレスを示す第２アドレスカウン
タと、メモリ選択レジスタに保持されている第１メモリ
プレーン選択指示情報または第１アドレスカウンタの示
す第１方向アドレスの上位ｐビットと第２アドレスカウ
ンタの示す第２方向アドレスの上位ｑビットとが連結さ
れたｐ＋ｑビットの第２メモリプレーン選択指示情報の
いずれか一方を、メモリプレーンの１つを指定する第３
メモリプレーン選択指示情報として選択するセレクタと
を設け、上記第１モードにおいては第１メモリプレーン
選ｐ＋ｑ 択指示情報を、上記２ 個のメモリプレーンを諷＋ｐ 組合わせて第１方向サイズが２ ドツトで第２（１＋
ｑ 方向サイズが２ ドツトの２次元アドレス空間を実現
する第２モードにおいては第２メモリプレーン選択指示
情報を、それぞれ上記第３メモリプレーン選択指示情報
として用いると共に、第１アドレスカウンタの示す第１
方向アドレスの下位ｍビットと第２アドレスカウンタの
示すｍ２方向アドレスの下位ｎビットを上記各メモリプ
レーンのアドレスとして用いるようにしたものである。
１方向のサイズが２″ドツトｐ＋９ で第２方向のサイズが２ ドツトの２ 枚の２次元メ
モリプレーンを同一アドレス空間に割当て使用す、る第
１モードの場合に、メモリプレーンの１つを指定するの
に供されるｐ＋ｑビットの第１メモリプレーン選択指示
情報を保持するメモリ選択レジスタと、ｍ＋ｐビットの
第１方向アドレスを示す第１アドレスカウンタと、ｎ＋
ｑビットの第２方向アドレスを示す第２アドレスカウン
タと、メモリ選択レジスタに保持されている第１メモリ
プレーン選択指示情報または第１アドレスカウンタの示
す第１方向アドレスの上位ｐビットと第２アドレスカウ
ンタの示す第２方向アドレスの上位ｑビットとが連結さ
れたｐ＋ｑビットの第２メモリプレーン選択指示情報の
いずれか一方を、メモリプレーンの１つを指定する第３
メモリプレーン選択指示情報として選択するセレクタと
を設け、上記第１モードにおいては第１メモリプレーン
選ｐ＋ｑ 択指示情報を、上記２ 個のメモリプレーンを諷＋ｐ 組合わせて第１方向サイズが２ ドツトで第２（１＋
ｑ 方向サイズが２ ドツトの２次元アドレス空間を実現
する第２モードにおいては第２メモリプレーン選択指示
情報を、それぞれ上記第３メモリプレーン選択指示情報
として用いると共に、第１アドレスカウンタの示す第１
方向アドレスの下位ｍビットと第２アドレスカウンタの
示すｍ２方向アドレスの下位ｎビットを上記各メモリプ
レーンのアドレスとして用いるようにしたものである。
（実施例）
第１図はこの発明の一実施例に係るメモリ装置のブロッ
ク構成を示す。同図において、１ｔ−ｏ〜１１−３は例
えば５１２ （２９）Ｘ５１２ （２’ ）ドツト（ビ
ット）の２次元メモリプレーン、１２はメモリプレーン
１１−０〜１１−３をそれぞれ５１２×５１２ｍドット
の同一アドレス空間に割当て使用するモード１において
メモリプレーン１１−０〜１１−３のうちの１つを指定
するのに供される２ビツトのメモリプレーン選択指示情
報ＭＳＩを保持するメモリ選択レジスタである。１３は
１０ビツトのＸアト“レスを発生するＸアドレスカウン
タ（ＸＡＣ）、１４は１０ビツトのＹアドレスを発生す
るＹアドレスカウンタ（ＹＡＣ） 、１５はＸアドレス
カウンタ１３の第８ビツトから（第９ビツトへ）のキャ
リーＣＢまたは第９ビツト（ＭＳＢ）からのキャリーＣ
９のいずれか一方をモード信号ＭＯＤＥに応じてＹアド
レスカウンタ１４のクロック入力ＣＫに選択出力するセ
レクタである。モード信号ＭＯＤＥは、上記モード１で
は“０＠に設定され、メモリプレーン１１−０〜１１−
３を組合わせて第２図に示すように１０２４ （ＩＫ）
ｘ１０２４ （ＩＫ） ドツトの２次元アドレス空間
を実現するモード２においては“１′に設定される。
ク構成を示す。同図において、１ｔ−ｏ〜１１−３は例
えば５１２ （２９）Ｘ５１２ （２’ ）ドツト（ビ
ット）の２次元メモリプレーン、１２はメモリプレーン
１１−０〜１１−３をそれぞれ５１２×５１２ｍドット
の同一アドレス空間に割当て使用するモード１において
メモリプレーン１１−０〜１１−３のうちの１つを指定
するのに供される２ビツトのメモリプレーン選択指示情
報ＭＳＩを保持するメモリ選択レジスタである。１３は
１０ビツトのＸアト“レスを発生するＸアドレスカウン
タ（ＸＡＣ）、１４は１０ビツトのＹアドレスを発生す
るＹアドレスカウンタ（ＹＡＣ） 、１５はＸアドレス
カウンタ１３の第８ビツトから（第９ビツトへ）のキャ
リーＣＢまたは第９ビツト（ＭＳＢ）からのキャリーＣ
９のいずれか一方をモード信号ＭＯＤＥに応じてＹアド
レスカウンタ１４のクロック入力ＣＫに選択出力するセ
レクタである。モード信号ＭＯＤＥは、上記モード１で
は“０＠に設定され、メモリプレーン１１−０〜１１−
３を組合わせて第２図に示すように１０２４ （ＩＫ）
ｘ１０２４ （ＩＫ） ドツトの２次元アドレス空間
を実現するモード２においては“１′に設定される。
１６はメモリ選択レジスタ１２に保持されているメモリ
プレーン選択指示情報ＭＳＩ 、またはＸアドレスカウ
ンタ１３の第９ビツト（ＭＳＢ）とＹアドレスカウンタ
１４の第９ビツト、（ＭＳＢ）とが連結されたメモリプ
レーン選択指示情報ＭＳ２ （Ｙアドレスカウンタ１
４の第９ビツトが上位）のいずれか一方を、メモリプレ
ーン１１−０〜１１−３の１つを指定するメモリプレー
ン選択指示情報ＭＳ３としてモード信号ＭＯＤＥに応じ
て選択するセレクタ、１７はセレクタ１６から選択出力
される選択指示情報ＭＳ３をデコードし、メモリプレー
ン１１−０〜１１−３を選択するためのメモリプレーン
選択信号Ｃ８Ｏ〜ＣＳ３の１つをアクティブにするデコ
ーダである。デコーダ１７は、ＭＳ３■０（“００”）
であればブレーン選択信号Ｃ８Ｏをアクティブにし、Ｍ
ＳＢ−１（“０１”）であればブレーン選択信号Ｃ３Ｉ
をアクティブにし、ＭＳＢ −２（“１０”）であれば
ブレーン選択信号Ｃ３２をアクティブにし、ＭＳＢ −
３（“１１”）であればブレーン選択信号Ｃ３３をアク
ティブにする。
プレーン選択指示情報ＭＳＩ 、またはＸアドレスカウ
ンタ１３の第９ビツト（ＭＳＢ）とＹアドレスカウンタ
１４の第９ビツト、（ＭＳＢ）とが連結されたメモリプ
レーン選択指示情報ＭＳ２ （Ｙアドレスカウンタ１
４の第９ビツトが上位）のいずれか一方を、メモリプレ
ーン１１−０〜１１−３の１つを指定するメモリプレー
ン選択指示情報ＭＳ３としてモード信号ＭＯＤＥに応じ
て選択するセレクタ、１７はセレクタ１６から選択出力
される選択指示情報ＭＳ３をデコードし、メモリプレー
ン１１−０〜１１−３を選択するためのメモリプレーン
選択信号Ｃ８Ｏ〜ＣＳ３の１つをアクティブにするデコ
ーダである。デコーダ１７は、ＭＳ３■０（“００”）
であればブレーン選択信号Ｃ８Ｏをアクティブにし、Ｍ
ＳＢ−１（“０１”）であればブレーン選択信号Ｃ３Ｉ
をアクティブにし、ＭＳＢ −２（“１０”）であれば
ブレーン選択信号Ｃ３２をアクティブにし、ＭＳＢ −
３（“１１”）であればブレーン選択信号Ｃ３３をアク
ティブにする。
なお、メモリプレーン１１−０〜１１−３のアドレス（
ＸおよびＸアドレス）は、Ｘアドレスカウンタ１３の（
示すＸアドレスの下位９ビツトである）第０ビツト（Ｌ
Ｓ Ｂ）〜第８ビットおよびＹアドレスカウンタ１４
の（示すＹアドレスの下位９ビツトである）第０ビツト
（ＬＳＢ）〜第８ビットによって指定される。
ＸおよびＸアドレス）は、Ｘアドレスカウンタ１３の（
示すＸアドレスの下位９ビツトである）第０ビツト（Ｌ
Ｓ Ｂ）〜第８ビットおよびＹアドレスカウンタ１４
の（示すＹアドレスの下位９ビツトである）第０ビツト
（ＬＳＢ）〜第８ビットによって指定される。
次に、第１図の構成の動作を説明する。
（Ａ）モード１の場合
モード１の場合、メモリ選択レジスタ１２には目的メモ
リプレーンを指定する選択指示情報ＭＳｌが設定される
。また、モード信号ＭＯＤＥは、モード１において“０
”に設定される。ＭＯＤＥ−〇の場合、セレクタ１Ｂは
メモリ選択レジスタ１２からの選択指示情報ＭＳＩを、
選択指示情報ＭＳ３としてデコーダ１７に選択出力する
。デコーダ１７は、選択指示情報ＭＳ３ （ここでは
ＭＳＢ−ＭＳＩ）の指定するメモリプレーンを選択する
ブレーン選択信号だけをアクティブにする。したがって
モード１では、選択メモリプレーンは選択指示情報ＭＳ
Ｉによって一義的に決定される。
リプレーンを指定する選択指示情報ＭＳｌが設定される
。また、モード信号ＭＯＤＥは、モード１において“０
”に設定される。ＭＯＤＥ−〇の場合、セレクタ１Ｂは
メモリ選択レジスタ１２からの選択指示情報ＭＳＩを、
選択指示情報ＭＳ３としてデコーダ１７に選択出力する
。デコーダ１７は、選択指示情報ＭＳ３ （ここでは
ＭＳＢ−ＭＳＩ）の指定するメモリプレーンを選択する
ブレーン選択信号だけをアクティブにする。したがって
モード１では、選択メモリプレーンは選択指示情報ＭＳ
Ｉによって一義的に決定される。
さて、Ｘアドレスカウンタ１３がカウント動作を開始し
、やがて下位９ビツト（第０〜第８ビツト）がオール“
１”となって第８ビツトからのキャリーＣ８が出力され
たものとする。このキャリーＣ８は、ＭＯＤＥ−０のモ
ード１では、セレクタ１５によってＹアドレスカウンタ
１４のクロック入力ＣＫに選択出力される。したがって
モード１では、Ｙアドレスカウンタ１４は、Ｘアドレス
カウンタ１３が２９ （５１２）の倍数をカウントす
る毎にカウントアツプする。Ｘアドレスカウンタ１３の
第０ビツト〜第８ビツトはメモリプレーン１１−０〜１
１−３のＸアドレスとして、Ｙアドレスカウンタ１４の
第０ビツト〜第８ビツトはメモリプレーン１１−０〜１
１−８のＸアドレスとして、メモリプレーン１１−０〜
１１−３に導かれる。しかしてモード１にお゛いては、
メモリプレーン１１−０〜１１−３のうち、セレクタＩ
Ｂからの選択指示情報ＭＳ３の指定する、即ちメモリ選
択レジスタ１２に保持されている選択指示情報ＭＳＩの
指定するメモリプレーンが、Ｘアドレスカウンタ１３の
第０ビツト〜第８ビツトの示すＸアドレスおよびＹアド
レスカウンタ１４の第０ビツト〜第８ビツトの示すＸア
ドレスによってアドレッシングされる。
、やがて下位９ビツト（第０〜第８ビツト）がオール“
１”となって第８ビツトからのキャリーＣ８が出力され
たものとする。このキャリーＣ８は、ＭＯＤＥ−０のモ
ード１では、セレクタ１５によってＹアドレスカウンタ
１４のクロック入力ＣＫに選択出力される。したがって
モード１では、Ｙアドレスカウンタ１４は、Ｘアドレス
カウンタ１３が２９ （５１２）の倍数をカウントす
る毎にカウントアツプする。Ｘアドレスカウンタ１３の
第０ビツト〜第８ビツトはメモリプレーン１１−０〜１
１−３のＸアドレスとして、Ｙアドレスカウンタ１４の
第０ビツト〜第８ビツトはメモリプレーン１１−０〜１
１−８のＸアドレスとして、メモリプレーン１１−０〜
１１−３に導かれる。しかしてモード１にお゛いては、
メモリプレーン１１−０〜１１−３のうち、セレクタＩ
Ｂからの選択指示情報ＭＳ３の指定する、即ちメモリ選
択レジスタ１２に保持されている選択指示情報ＭＳＩの
指定するメモリプレーンが、Ｘアドレスカウンタ１３の
第０ビツト〜第８ビツトの示すＸアドレスおよびＹアド
レスカウンタ１４の第０ビツト〜第８ビツトの示すＸア
ドレスによってアドレッシングされる。
なお、メモリプレーン１１−０〜１１−３の同一アドレ
スを同時にアクセスすることが要求される場合には、メ
モリプレーン１１−０〜１１−３の同時アクセスを指示
する同時アクセス指示信号を、セレクタ１６からの選択
指示情報ＭＳ３とは別にデコーダ１７に導き、同時アク
セス指示信号がアクティブのときには、ブレーン選択信
号Ｃ８Ｏ〜Ｃ９３が（選択指示情報ＭＳ３に無関係に）
全てアクティブとなるようにデコーダ１７を構成すれば
よい。勿論、同時アクセス指示信号がインアクティブな
場合（即ち同時アクセスを必要としない場合）には、選
択指示情報ＭＳ３の指定するメモリプレーンを選択する
ためのブレーン選択信号だけがアクティブとなればよい
。
スを同時にアクセスすることが要求される場合には、メ
モリプレーン１１−０〜１１−３の同時アクセスを指示
する同時アクセス指示信号を、セレクタ１６からの選択
指示情報ＭＳ３とは別にデコーダ１７に導き、同時アク
セス指示信号がアクティブのときには、ブレーン選択信
号Ｃ８Ｏ〜Ｃ９３が（選択指示情報ＭＳ３に無関係に）
全てアクティブとなるようにデコーダ１７を構成すれば
よい。勿論、同時アクセス指示信号がインアクティブな
場合（即ち同時アクセスを必要としない場合）には、選
択指示情報ＭＳ３の指定するメモリプレーンを選択する
ためのブレーン選択信号だけがアクティブとなればよい
。
（Ｂ）モード２の場合
モード２の場合、モード信号ＭＯＤＥは“１”に設定さ
れる。ＭＯＤＥ−１の場合、セレクタ１５はＸアドレス
カウンタ１３の第９ビツト（ＭＳＢ）からのキャリーＣ
９をＹアドレスカウンタ■４のクロック入力ＣＫに選択
出力する。したがってモード２では、Ｘアドレスカウン
タ１４は、Ｘアドレスカウンタ１３が２ｍ０ （１０２
４，１Ｋ）をカウントする毎にカウントアツプする。ま
たＭＯＤＥ−１の場合、セレクタ１ＢはＸアドレスカウ
ンタ１３の第９ビツト（ＭＳＢ）とＸアドレスカウンタ
１４の第９ビツト（ＭＳＢ）とが連結されたメモリプレ
ーン選択指示情報ＭＳ２を、選択指示情報ＭＳ３として
デコーダ１７に選択出力する。デコーダ１７は、選択指
示情報ＭＳ３ （ここではＭＳＢ −ＭＳ２ ）の指
定するメモリプレーンを選択するブレーン選択信号だけ
をアクティブにする。
れる。ＭＯＤＥ−１の場合、セレクタ１５はＸアドレス
カウンタ１３の第９ビツト（ＭＳＢ）からのキャリーＣ
９をＹアドレスカウンタ■４のクロック入力ＣＫに選択
出力する。したがってモード２では、Ｘアドレスカウン
タ１４は、Ｘアドレスカウンタ１３が２ｍ０ （１０２
４，１Ｋ）をカウントする毎にカウントアツプする。ま
たＭＯＤＥ−１の場合、セレクタ１ＢはＸアドレスカウ
ンタ１３の第９ビツト（ＭＳＢ）とＸアドレスカウンタ
１４の第９ビツト（ＭＳＢ）とが連結されたメモリプレ
ーン選択指示情報ＭＳ２を、選択指示情報ＭＳ３として
デコーダ１７に選択出力する。デコーダ１７は、選択指
示情報ＭＳ３ （ここではＭＳＢ −ＭＳ２ ）の指
定するメモリプレーンを選択するブレーン選択信号だけ
をアクティブにする。
以上のことから明らかなように、モード２では、ＭＳ２
−０即ちアドレスカウンタ１８．１４の第９ビツトがい
ずれも“０１の場合には、メモリプレーン１１−０が選
択され、ＭＳ２−１即ちアドレスカウンタ１１．１４の
第９ビツトがそれぞれ“１′、“０”の場合には、メモ
リプレーン１１−１が選択される。
−０即ちアドレスカウンタ１８．１４の第９ビツトがい
ずれも“０１の場合には、メモリプレーン１１−０が選
択され、ＭＳ２−１即ちアドレスカウンタ１１．１４の
第９ビツトがそれぞれ“１′、“０”の場合には、メモ
リプレーン１１−１が選択される。
同様に、ＭＳ２−２即ちアドレスカウンタ１３．１４の
第９ビツトがそれぞれ“０＃、“１＃の場合には、メモ
リプレーン１１−２が選択され、ＭＳ２−３、即ちアド
レスカウンタＩＩ、 １４の第９ビツトがいずれも１”
の場合には、メモリプレーン１１−３が選択される。言
替えればモード２では、アドレスカウンタ１３．１４の
示すＸ、Ｙアドレスが０≦Ｘ＜５１２．０≦Ｙ＜５１２
・・・・・・（１）の範囲では、メモリプレーン１
１−ｏが選択され、５１２≦Ｘ＜ＩＫ、０≦Ｙ＜５１２
・・・・・・（２）の範囲では、メモリプレーン１１−
１が選択される。
第９ビツトがそれぞれ“０＃、“１＃の場合には、メモ
リプレーン１１−２が選択され、ＭＳ２−３、即ちアド
レスカウンタＩＩ、 １４の第９ビツトがいずれも１”
の場合には、メモリプレーン１１−３が選択される。言
替えればモード２では、アドレスカウンタ１３．１４の
示すＸ、Ｙアドレスが０≦Ｘ＜５１２．０≦Ｙ＜５１２
・・・・・・（１）の範囲では、メモリプレーン１
１−ｏが選択され、５１２≦Ｘ＜ＩＫ、０≦Ｙ＜５１２
・・・・・・（２）の範囲では、メモリプレーン１１−
１が選択される。
同様に、アドレスカウンタ１３．１４の示すＸ、Ｙアド
レスが ０≦Ｘ＜５１２．５１２≦Ｙ＜ＩＫ・・・・・・（３）
の範囲では、メモリプレーン１１−２が選択され、５１
２≦Ｘ＜ＩＫ、５１２≦Ｙ＜ＩＫ・・・（４）の範囲で
は、メモリプレーン１１−３が選択される。
レスが ０≦Ｘ＜５１２．５１２≦Ｙ＜ＩＫ・・・・・・（３）
の範囲では、メモリプレーン１１−２が選択され、５１
２≦Ｘ＜ＩＫ、５１２≦Ｙ＜ＩＫ・・・（４）の範囲で
は、メモリプレーン１１−３が選択される。
即ち、この実施例によれば、モード２では、メモリプレ
ーンｌ １−０〜１１−３の組合わせによってＩＫ（１
０２４）ＸＩＫ （１０２４） ドツトの大容量２次
元アドレス空間を実現、できる。この場合、上記（１）
式に示す部分アドレス空間にはメモリプレーン１１−０
が、上記（２）式に示す部分アドレス空間にはメモリプ
レーン１１−１が、それぞれ割当てられる。
ーンｌ １−０〜１１−３の組合わせによってＩＫ（１
０２４）ＸＩＫ （１０２４） ドツトの大容量２次
元アドレス空間を実現、できる。この場合、上記（１）
式に示す部分アドレス空間にはメモリプレーン１１−０
が、上記（２）式に示す部分アドレス空間にはメモリプ
レーン１１−１が、それぞれ割当てられる。
同様に、上記（３）式に示す部分アドレス空間にはメモ
リプレーン１１−２が、上記（４）式に示す部分アドレ
ス空間にはメモリプレーン１１−３が、それぞれ割当て
られる。第２図は以上の関係を整理して示したものであ
る。上記の実施例によれば、メモリプレーン１１−０．
１１−１．１１−２．１１−３がカラー表示システムの
メモリ装置におけるＲＥＤ （赤）。
リプレーン１１−２が、上記（４）式に示す部分アドレ
ス空間にはメモリプレーン１１−３が、それぞれ割当て
られる。第２図は以上の関係を整理して示したものであ
る。上記の実施例によれば、メモリプレーン１１−０．
１１−１．１１−２．１１−３がカラー表示システムの
メモリ装置におけるＲＥＤ （赤）。
ＧＲＥＥＮ （緑）、ＢＬＵＥ（青）、ＢＬＡＣＫ／Ｗ
ＨＩＴＥ（黒／白）の表示データ記憶用であるものとす
ると、モード２では、これらメモリプレーン１１−０〜
１１−３を組合わせてＩＫＸＩＫドツトの白黒の大画面
表示が可能となる。
ＨＩＴＥ（黒／白）の表示データ記憶用であるものとす
ると、モード２では、これらメモリプレーン１１−０〜
１１−３を組合わせてＩＫＸＩＫドツトの白黒の大画面
表示が可能となる。
以上は、メモリプレーン１１−０〜１１−３を５１２×
５１２ｍドットの同一アドレス空間に割当て使用するモ
ード１と、メモリプレーンエ１−０−１１−３を組合わ
せてＩＫＸＩＫドツトの大きなアドレス空間を実現する
モード２とが切替え使用できるメモリ装置について説明
したが、これに限るものではない。
５１２ｍドットの同一アドレス空間に割当て使用するモ
ード１と、メモリプレーンエ１−０−１１−３を組合わ
せてＩＫＸＩＫドツトの大きなアドレス空間を実現する
モード２とが切替え使用できるメモリ装置について説明
したが、これに限るものではない。
例えば、メモリプレーン１１−０〜１１−３を組合わせ
てロール用紙への印字イメージ格納等に好適な５１２Ｘ
２にドツトのアドレス空間を実現するモードをモード２
とすることも可能である。
てロール用紙への印字イメージ格納等に好適な５１２Ｘ
２にドツトのアドレス空間を実現するモードをモード２
とすることも可能である。
以下、メモリプレーン１１−０〜１１−３を５１２×５
１２ｍドットの同一アドレス空間に割当て使用するモー
ド１と、メモリプレーン１１−０〜１１−３を組合わせ
て５１２８２にドツトの大アドレス空間を実現するモー
ド２とが切替え使用できるメモリ装置について、第３図
を参照して説明する。なお、第１図と同一部分には同一
符号を付して詳細な説明を省略する。第３図において、
２３は９ビツトのＸアドレスを発生するＸアドレスカウ
ンタ、２４はＸアドレスカウンタ２３の第８ビツト（Ｍ
ＳＢ）からのキャリーＣ８によってカウントアツプして
１１ビツトのＹアドレスを発生するＹアドレスカウンタ
である。Ｘアドレスカウンタ１３の（示すＸアドレスで
ある）第Ｏビット（Ｌ Ｓ Ｂ）〜第８ビット（ＭＳＢ
）およびＹアドレスカウンタ１４の（示すＹアドレスの
下位９ビツトである）第０ビツト（Ｌ Ｓ Ｂ）〜第８
ビットは、メモリプレーン１１−０〜１１−３のアドレ
ス（Ｘアドレスおよびｙアドレス）を指定するのに用い
られる。２６はメモリ選択レジスタ１２に保持されてい
るメモリプレーン選択指示情報ＭＳＩ 、またはＹアド
レスカウンタ２４の（示すＹアドレスの上位２ビツトで
ある）第９並びに第１０ビツト（ＭＳＢ）から成るメモ
リプレーン選択指示情報ＭＳ４のいずれか一方を、メモ
リプレーン選択指示情報ＭＳ３としてモード信号ＭＯＤ
Ｅに応じてデコーダ１７に選択出力するセレクタである
。したがって、ＭＯＤＥ−０のモード１の動作は、第１
図のメモリ装置の場合と同様である。
１２ｍドットの同一アドレス空間に割当て使用するモー
ド１と、メモリプレーン１１−０〜１１−３を組合わせ
て５１２８２にドツトの大アドレス空間を実現するモー
ド２とが切替え使用できるメモリ装置について、第３図
を参照して説明する。なお、第１図と同一部分には同一
符号を付して詳細な説明を省略する。第３図において、
２３は９ビツトのＸアドレスを発生するＸアドレスカウ
ンタ、２４はＸアドレスカウンタ２３の第８ビツト（Ｍ
ＳＢ）からのキャリーＣ８によってカウントアツプして
１１ビツトのＹアドレスを発生するＹアドレスカウンタ
である。Ｘアドレスカウンタ１３の（示すＸアドレスで
ある）第Ｏビット（Ｌ Ｓ Ｂ）〜第８ビット（ＭＳＢ
）およびＹアドレスカウンタ１４の（示すＹアドレスの
下位９ビツトである）第０ビツト（Ｌ Ｓ Ｂ）〜第８
ビットは、メモリプレーン１１−０〜１１−３のアドレ
ス（Ｘアドレスおよびｙアドレス）を指定するのに用い
られる。２６はメモリ選択レジスタ１２に保持されてい
るメモリプレーン選択指示情報ＭＳＩ 、またはＹアド
レスカウンタ２４の（示すＹアドレスの上位２ビツトで
ある）第９並びに第１０ビツト（ＭＳＢ）から成るメモ
リプレーン選択指示情報ＭＳ４のいずれか一方を、メモ
リプレーン選択指示情報ＭＳ３としてモード信号ＭＯＤ
Ｅに応じてデコーダ１７に選択出力するセレクタである
。したがって、ＭＯＤＥ−０のモード１の動作は、第１
図のメモリ装置の場合と同様である。
さて、ＭＯＤＥ−１のモード２においては、上記したよ
うに、Ｙアドレスカウンタ２４の（示すＹアドレスの上
位２ビツトである）第９並びに第１０ビツト（ＭＳＢ）
から成る選択指示情報ＭＳ４が、メモリプレーン１１−
０〜１１−３の１つを指定する選択指示情報ＭＳ３とし
て用いられる。上記Ｙアドレスカウンタ２４はＸアドレ
スカウンタ２３が２９ （５１２）をカウントする毎に
カウントアツプする。したがって、モード２では、ＭＳ
４−〇即ちＹアドレスカウンタ２４の第９．第１０ビツ
トがいずれも０”の場合には、メモリプレーン１１−０
が選択され、ＭＳ４−１即ちＹアドレスカウンタ２４の
第９．第１０ビツトがそれぞれ“１”。
うに、Ｙアドレスカウンタ２４の（示すＹアドレスの上
位２ビツトである）第９並びに第１０ビツト（ＭＳＢ）
から成る選択指示情報ＭＳ４が、メモリプレーン１１−
０〜１１−３の１つを指定する選択指示情報ＭＳ３とし
て用いられる。上記Ｙアドレスカウンタ２４はＸアドレ
スカウンタ２３が２９ （５１２）をカウントする毎に
カウントアツプする。したがって、モード２では、ＭＳ
４−〇即ちＹアドレスカウンタ２４の第９．第１０ビツ
トがいずれも０”の場合には、メモリプレーン１１−０
が選択され、ＭＳ４−１即ちＹアドレスカウンタ２４の
第９．第１０ビツトがそれぞれ“１”。
“Ｏｍの場合には、メモリプレーン１１−１が選択され
る。同様に、ＭＳ２−２即ちＹアドレスカウンタ２４の
第９．第１０ビツトがそれぞれ０１゜“１”の場合には
、メモリプレーン１１−２が選択され、ＭＳ２−３、即
ちＹアドレスカウンタ２４の第９、第１０ビツトがいず
れも“１°の場合には、メモリプレーン１１−３が選択
される。言替えれば、第３図のメモリ装置におけるモー
ド２では、アドレスカウンタ２３．２４の示すＸ、Ｙア
ドレスが０≦Ｘ＜５１２．０≦Ｙ＜５１２ ・・・・
・・（５）の範囲では、メモリプレーン１１−Ｏが選択
され、０≦Ｘ＜５１２，５１２≦Ｙ＜ＩＫ・・・・・・
（６）の範囲では、メモリプレーン１１−１が選択され
る。
る。同様に、ＭＳ２−２即ちＹアドレスカウンタ２４の
第９．第１０ビツトがそれぞれ０１゜“１”の場合には
、メモリプレーン１１−２が選択され、ＭＳ２−３、即
ちＹアドレスカウンタ２４の第９、第１０ビツトがいず
れも“１°の場合には、メモリプレーン１１−３が選択
される。言替えれば、第３図のメモリ装置におけるモー
ド２では、アドレスカウンタ２３．２４の示すＸ、Ｙア
ドレスが０≦Ｘ＜５１２．０≦Ｙ＜５１２ ・・・・
・・（５）の範囲では、メモリプレーン１１−Ｏが選択
され、０≦Ｘ＜５１２，５１２≦Ｙ＜ＩＫ・・・・・・
（６）の範囲では、メモリプレーン１１−１が選択され
る。
同様に、アドレスカウンタ２４の示すＹアドレスが０≦
Ｘ＜５１２．ＩＫ≦Ｙ＜１．５Ｋ・・・（７）の範囲で
は、メモリプレーン１１−２が選択され、０≦Ｘ＜５１
２．１．５に≦Ｙ＜ ２Ｋ・・・（８）の範囲では、メ
モリプレーン１１−３が選択される。
Ｘ＜５１２．ＩＫ≦Ｙ＜１．５Ｋ・・・（７）の範囲で
は、メモリプレーン１１−２が選択され、０≦Ｘ＜５１
２．１．５に≦Ｙ＜ ２Ｋ・・・（８）の範囲では、メ
モリプレーン１１−３が選択される。
即ち、この実施例によれば、モード２では、メモリプレ
ーン１１−０〜１１−３の組合わせによって５１２Ｘ２
Ｋ （２０４８） ドツトの大容量２次元アドレス空
間を実現できる。この場合、上記（５）式に示す部分ア
ドレス空間にはメモリプレーン１１−０が、上記（６）
式に示す部分アドレス空間にはメモリプレーン１１−１
が、それぞれ割当てられる。同様に、上記（７）式に示
す部分アドレス空間にはメモリプレーン１１−２が、上
記（８）式に示す部分アドレス空間にはメモリプレーン
１１−３が、それぞれ割当てられる。第２図は以上の関
係を整理して示したものである。
ーン１１−０〜１１−３の組合わせによって５１２Ｘ２
Ｋ （２０４８） ドツトの大容量２次元アドレス空
間を実現できる。この場合、上記（５）式に示す部分ア
ドレス空間にはメモリプレーン１１−０が、上記（６）
式に示す部分アドレス空間にはメモリプレーン１１−１
が、それぞれ割当てられる。同様に、上記（７）式に示
す部分アドレス空間にはメモリプレーン１１−２が、上
記（８）式に示す部分アドレス空間にはメモリプレーン
１１−３が、それぞれ割当てられる。第２図は以上の関
係を整理して示したものである。
［発明の効果］
以上詳述したようにこの発明によれば、複数の２次元メ
モリプレーンのそれぞれが同一のアドレス空間に割当て
使用される第１モードと、複数の２次元メモリプレーン
の組合わせによる大容量アト−レス空間を実現する第２
モードとが切替え使用できる。
モリプレーンのそれぞれが同一のアドレス空間に割当て
使用される第１モードと、複数の２次元メモリプレーン
の組合わせによる大容量アト−レス空間を実現する第２
モードとが切替え使用できる。
第１図はこの発明の一実施例に係るメモリ装置のブロッ
ク構成図、第２図は第１図に示すメモリプレーンのモー
ド２におけるアドレス空間割当て状態を説明する図、第
３図はこの発明の他の実施例を示すブロック構成図、第
４図は第３図に示すメモリプレーンのモード２における
アドレス空間割当て状態を説明する図である。 １１−θ〜１１−３・・・メモリプレーン、１２・・・
メモリ選択レジスタ、１３．２３・・・Ｘアドレスカウ
ンタ（ＸＡＣ） 、１４．２４・・・Ｙアドレスカウン
タ（ＹＡＣ） 、１５．１８．２８・・・セレクタ。
ク構成図、第２図は第１図に示すメモリプレーンのモー
ド２におけるアドレス空間割当て状態を説明する図、第
３図はこの発明の他の実施例を示すブロック構成図、第
４図は第３図に示すメモリプレーンのモード２における
アドレス空間割当て状態を説明する図である。 １１−θ〜１１−３・・・メモリプレーン、１２・・・
メモリ選択レジスタ、１３．２３・・・Ｘアドレスカウ
ンタ（ＸＡＣ） 、１４．２４・・・Ｙアドレスカウン
タ（ＹＡＣ） 、１５．１８．２８・・・セレクタ。
Claims (1)
- 第１方向のサイズが２＾ｍドットで第１方向と直交する
第２方向のサイズが２＾ｎドットの２次元メモリプレー
ンを２＾ｐ＾＋＾ｑ枚有するメモリ装置において、上記
各メモリプレーンを同一アドレス空間に割当て使用する
第１モードの場合に上記メモリプレーンの１つを指定す
るのに供されるｐ＋ｑビットの第１メモリプレーン選択
指示情報を保持するメモリ選択レジスタと、ｍ＋ｐビッ
トの第１方向アドレスを示す第１アドレスカウンタと、
ｎ＋ｑビットの第２方向アドレスを示す第２アドレスカ
ウンタと、上記第１モードにおいては、上記メモリ選択
レジスタに保持されている上記第１メモリプレーン選択
指示情報を、上記２＾ｐ＾＋＾ｑ枚のメモリプレーンを
組合わせて第１方向サイズが２＾ｍ＾＋＾ｐドットで第
２方向サイズが２＾ｎ＾＋＾ｑドットの２次元アドレス
空間を実現する第２モードにおいては、上記第１アドレ
スカウンタの示す第１方向アドレスの上位ｐビットと上
記第２アドレスカウンタの示す第２方向アドレスの上位
ｑビットとが連結されたｐ＋ｑビットの第２メモリプレ
ーン選択指示情報を、それぞれ上記メモリプレーンの１
つを指定する第３メモリプレーン選択指示情報として選
択するセレクタとを具備し、上記第１方向アドレスの下
位ｍビットと上記第２方向アドレスの下位ｎビットを上
記各メモリプレーンのアドレスとして用いるようにした
ことを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4675887A JPS63214851A (ja) | 1987-03-03 | 1987-03-03 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4675887A JPS63214851A (ja) | 1987-03-03 | 1987-03-03 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63214851A true JPS63214851A (ja) | 1988-09-07 |
Family
ID=12756229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4675887A Pending JPS63214851A (ja) | 1987-03-03 | 1987-03-03 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63214851A (ja) |
-
1987
- 1987-03-03 JP JP4675887A patent/JPS63214851A/ja active Pending
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