JPS63209340A - 擬似ランダム符号受信回路 - Google Patents
擬似ランダム符号受信回路Info
- Publication number
- JPS63209340A JPS63209340A JP4495387A JP4495387A JPS63209340A JP S63209340 A JPS63209340 A JP S63209340A JP 4495387 A JP4495387 A JP 4495387A JP 4495387 A JP4495387 A JP 4495387A JP S63209340 A JPS63209340 A JP S63209340A
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- JP
- Japan
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- output
- input
- gate
- shift register
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- 230000001747 exhibiting effect Effects 0.000 claims 1
- 238000001514 detection method Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 2
- 238000012795 verification Methods 0.000 description 1
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、擬似ランダム符号を受信する擬似ランダム符
号受信回路に関する。
号受信回路に関する。
本発明は、ｍ次の生成多項式に基づき生成された擬似ラ
ンダム信号を入力とし、この信号の符号則の検定結果を
出力する検定手段を有する擬似ランダム符号受信回路に
おいて、 擬似ランダム信号が連続してｍ個以上にねた・り同−論
理値が連続する異常時に検定手段の論理出力を転換する
ことにより、 このような異常時でも回路が正常状態であると誤判定す
ることを回避できるようにしたものである。
ンダム信号を入力とし、この信号の符号則の検定結果を
出力する検定手段を有する擬似ランダム符号受信回路に
おいて、 擬似ランダム信号が連続してｍ個以上にねた・り同−論
理値が連続する異常時に検定手段の論理出力を転換する
ことにより、 このような異常時でも回路が正常状態であると誤判定す
ることを回避できるようにしたものである。
第２図はｍ次の生成多項式（Ｘ’″＋Ｘ″＋１）に基づ
き生成される擬似ランダム符号（以下、ｍ次符号という
。）を受信する従来のｍ次の擬似ランダム符号受信回路
の構成を示す。この回路は、（ｍ−ｎ）段シフトレジス
タ１と、１段シフトレジスタ２と、排他的オアゲート３
および４とで構成される。ｍ次符号が入力されると、ｍ
次の生成多項式の符号則により構成されているので、排
他的オアゲート４の出力はｍ次の符号則による符号が入
力されている間は「０」になる。しかし、入力として符
号則の異なる符号が入力したときは照合エラーを判定し
、排他的オアゲート４からはランダムな（言号が出力さ
れる。
き生成される擬似ランダム符号（以下、ｍ次符号という
。）を受信する従来のｍ次の擬似ランダム符号受信回路
の構成を示す。この回路は、（ｍ−ｎ）段シフトレジス
タ１と、１段シフトレジスタ２と、排他的オアゲート３
および４とで構成される。ｍ次符号が入力されると、ｍ
次の生成多項式の符号則により構成されているので、排
他的オアゲート４の出力はｍ次の符号則による符号が入
力されている間は「０」になる。しかし、入力として符
号則の異なる符号が入力したときは照合エラーを判定し
、排他的オアゲート４からはランダムな（言号が出力さ
れる。
この回路は、他の回路を試験する場合に、符号則が同一
の擬似ランダム符号発生器と対で使用され、回路構成が
簡単でかつ信号のエラーを確実に検出することができる
。
の擬似ランダム符号発生器と対で使用され、回路構成が
簡単でかつ信号のエラーを確実に検出することができる
。
しかし、このような従来例回路では、入力符号がｍ回収
玉にわたり「０」が続いたときにエラーを検出せず、回
路が正常であると判定する欠点があった・ 本発明は、このような欠点を除去するもので、「０」が
ｍ回収上連続した場合に照合エラーと判定することので
きる擬似ランダム符号受信回路を提供することを目的と
する。
玉にわたり「０」が続いたときにエラーを検出せず、回
路が正常であると判定する欠点があった・ 本発明は、このような欠点を除去するもので、「０」が
ｍ回収上連続した場合に照合エラーと判定することので
きる擬似ランダム符号受信回路を提供することを目的と
する。
本発明は、ｍ次の生成多項式に基づく符号則を呈する擬
似ランダム信号を入力する（ｍ−ｎ）段（ｍ、ｎは正の
整数で、ｍ＞ｎを満し、ｎはｍ次の生成多項式で一義的
で定まる値）の第一シフトレジスタと、この第一シフト
レジスタの出力を入力とするｎ段の第二シフトレジスタ
と、上記第一シフトレジスタの出力を一方の入力とし、
上記・第二シフトレジスタの出力を他方の入力として排
他的オア演算を行う第一ゲートと、擬似ランダム信号を
一方の入力とし、この第一ゲートの出力を他方の入力と
して排他的オア演算を行い擬似ランダム信号の符号則の
一致または不一致を示す信号を生成する第二ゲートとを
備えた擬似ランダム符号受信回路において、擬似ランダ
ム信号のｍ個以上が継続して一方の論理値を呈するとき
に他方の論理値の信号を生成し、ｍ個未満のときに一方
の論理値の信号を生成する信号生成手段と、上記第一ゲ
ートと上記第二ゲートとの間の経路に挿入され、上記第
一ゲートの出力を一方の入力とし、この信号生成手段の
出力を他方の入力として排他的オア演算を行い、この演
算出力を上記第二ゲートの入力とする第三ゲートとを備
えたことを特徴とする。
似ランダム信号を入力する（ｍ−ｎ）段（ｍ、ｎは正の
整数で、ｍ＞ｎを満し、ｎはｍ次の生成多項式で一義的
で定まる値）の第一シフトレジスタと、この第一シフト
レジスタの出力を入力とするｎ段の第二シフトレジスタ
と、上記第一シフトレジスタの出力を一方の入力とし、
上記・第二シフトレジスタの出力を他方の入力として排
他的オア演算を行う第一ゲートと、擬似ランダム信号を
一方の入力とし、この第一ゲートの出力を他方の入力と
して排他的オア演算を行い擬似ランダム信号の符号則の
一致または不一致を示す信号を生成する第二ゲートとを
備えた擬似ランダム符号受信回路において、擬似ランダ
ム信号のｍ個以上が継続して一方の論理値を呈するとき
に他方の論理値の信号を生成し、ｍ個未満のときに一方
の論理値の信号を生成する信号生成手段と、上記第一ゲ
ートと上記第二ゲートとの間の経路に挿入され、上記第
一ゲートの出力を一方の入力とし、この信号生成手段の
出力を他方の入力として排他的オア演算を行い、この演
算出力を上記第二ゲートの入力とする第三ゲートとを備
えたことを特徴とする。
従来の判定結果は、符号則に準拠した信号が入力されて
いる間は一方の論理値を示し、符号則に準拠していない
信号が入力されると、論理値がランダムな値を示す。し
かし、入力信号が連続してｍ回収玉にわたり一方の論理
値であるときの判定結果は同一の論理値を示し、正常時
との区別がない。本発明は、このような場合に論理値が
転換するので明確に区別することができる。
いる間は一方の論理値を示し、符号則に準拠していない
信号が入力されると、論理値がランダムな値を示す。し
かし、入力信号が連続してｍ回収玉にわたり一方の論理
値であるときの判定結果は同一の論理値を示し、正常時
との区別がない。本発明は、このような場合に論理値が
転換するので明確に区別することができる。
以下、本発明の一実施例について図面を参照して説明す
る。第１図は本発明の一実施例の構成を示すブロック構
成図である。
る。第１図は本発明の一実施例の構成を示すブロック構
成図である。
この実施例は、（ｍ−ｎ）段のシフトレジスタ１と、ｎ
段のシフトレジスタ２と、排他的オアゲート３．４およ
び７と、インバータ５と、クリア機能付でｍ段のシフト
レジスタ６とを備える。ここで、ｍ、：ｎとはｍ＞ｎを
満たし、ｎはｍ次の生成多項式で一義的に定まる値であ
る。
段のシフトレジスタ２と、排他的オアゲート３．４およ
び７と、インバータ５と、クリア機能付でｍ段のシフト
レジスタ６とを備える。ここで、ｍ、：ｎとはｍ＞ｎを
満たし、ｎはｍ次の生成多項式で一義的に定まる値であ
る。
（ｍ−ｎ）段のシフトレジスタ１にランダム符号１０が
１つのクロック１１ごとに入力されると、ｍ段のシフト
レジスタ６の出力はランダム符号入力に「０」がｍ個以
上続かない限りｍ段シフトレジスタ６のクリア入力がア
クティブになり、「０」になる。このときは、第２の排
他的オアゲート・７の出力は第１の排他的オアゲート３
の出力と同じ値が出力され、結果として〔ｍ−１３段の
シフトレジスタ１と、ｎ段のシフトレジスタ２と、第１
の排他的オアゲート３と、第３の排他的オアゲート４の
構成を取り、第３の排他的オアゲート４の出力１２は従
来のｍ次のランダム符号受信回路の出力１２と同一にな
る。
１つのクロック１１ごとに入力されると、ｍ段のシフト
レジスタ６の出力はランダム符号入力に「０」がｍ個以
上続かない限りｍ段シフトレジスタ６のクリア入力がア
クティブになり、「０」になる。このときは、第２の排
他的オアゲート・７の出力は第１の排他的オアゲート３
の出力と同じ値が出力され、結果として〔ｍ−１３段の
シフトレジスタ１と、ｎ段のシフトレジスタ２と、第１
の排他的オアゲート３と、第３の排他的オアゲート４の
構成を取り、第３の排他的オアゲート４の出力１２は従
来のｍ次のランダム符号受信回路の出力１２と同一にな
る。
ところが、ランダム符号入力に「０」がｍ個以上連続し
た場合に、ｍ段のシフトレジスタ６にはクリアがかから
ず、ｍ段のシフトレジスタ６からは「１」が出力される
。このときに第１の排他的オアゲート３の出力は「０」
になっているので、第２の排他的オアゲート７の出力は
「１」になり、第３の排他的オアゲート４の出力１２は
「１」になってエラー検出が行える。
た場合に、ｍ段のシフトレジスタ６にはクリアがかから
ず、ｍ段のシフトレジスタ６からは「１」が出力される
。このときに第１の排他的オアゲート３の出力は「０」
になっているので、第２の排他的オアゲート７の出力は
「１」になり、第３の排他的オアゲート４の出力１２は
「１」になってエラー検出が行える。
本発明は以上説明したように、ｍ次のランダム符号受信
回路の入力としてｍ回収玉にわたり「０」が連続したと
きでもエラー検出が行える効果がある。
回路の入力としてｍ回収玉にわたり「０」が連続したと
きでもエラー検出が行える効果がある。
第１図は本発明実施例の構成を示すブロック構成図。
第２図は従来例の構成を示すブロック構成図。
１．２．６・・・シフトレジスタ、３．４．７・・・排
他的オアゲート、５・・・インバータ。
他的オアゲート、５・・・インバータ。
Claims (1)
- （１）ｍ次の生成多項式に基づく符号則を呈する擬似ラ
ンダム信号を入力する〔ｍ−ｎ〕段（ｍ、ｎは正の整数
で、ｍ＞ｎを満し、ｎはｍ次の生成多項式で一義的で定
まる値）の第一シフトレジスタ（１）と、 この第一シフトレジスタの出力を入力とするｎ段の第二
シフトレジスタ（２）と、 上記第一シフトレジスタの出力を一方の入力とし、上記
第二シフトレジスタの出力を他方の入力として排他的オ
ア演算を行う第一ゲート（３）と、擬似ランダム信号を
一方の入力とし、この第一ゲートの出力を他方の入力と
して排他的オア演算を行い擬似ランダム信号の符号則の
一致または不一致を示す信号を生成する第二ゲート（４
）とを備えた擬似ランダム符号受信回路において、擬似
ランダム信号のｍ個以上が継続して一方の論理値を呈す
るときに他方の論理値の信号を生成し、ｍ個未満のとき
に一方の論理値の信号を生成する信号生成手段と、 上記第一ゲートと上記第二ゲートとの間の経路に挿入さ
れ、上記第一ゲートの出力を一方の入力とし、この信号
生成手段の出力を他方の入力として排他的オア演算を行
い、この演算出力を上記第二ゲートの入力とする第三ゲ
ート（７）と を備えたことを特徴とする擬似ランダム符号受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4495387A JPS63209340A (ja) | 1987-02-26 | 1987-02-26 | 擬似ランダム符号受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4495387A JPS63209340A (ja) | 1987-02-26 | 1987-02-26 | 擬似ランダム符号受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63209340A true JPS63209340A (ja) | 1988-08-30 |
Family
ID=12705850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4495387A Pending JPS63209340A (ja) | 1987-02-26 | 1987-02-26 | 擬似ランダム符号受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63209340A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08185226A (ja) * | 1994-12-28 | 1996-07-16 | Yoshikatsu Naito | 外乱追従式位置決め制御方法 |
-
1987
- 1987-02-26 JP JP4495387A patent/JPS63209340A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08185226A (ja) * | 1994-12-28 | 1996-07-16 | Yoshikatsu Naito | 外乱追従式位置決め制御方法 |
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