JPS63206867A - デジタル信号処理装置 - Google Patents
デジタル信号処理装置Info
- Publication number
- JPS63206867A JPS63206867A JP4105187A JP4105187A JPS63206867A JP S63206867 A JPS63206867 A JP S63206867A JP 4105187 A JP4105187 A JP 4105187A JP 4105187 A JP4105187 A JP 4105187A JP S63206867 A JPS63206867 A JP S63206867A
- Authority
- JP
- Japan
- Prior art keywords
- bits
- signal
- circuit
- accuracy
- arithmetic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000926 separation method Methods 0.000 claims description 9
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000006731 degradation reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデジタル回路で構成されて、演算処理を行うデ
ジタル信号処理装置に関する。
ジタル信号処理装置に関する。
（従来の技術とその問題点）
従来、デジタル信号の演算処理を行う場合には、演算装
置の精度が常に出力信号の精度となるために、高精度が
必要なデジタル信号が含まれている限り、たとえ大部分
のデジタル信号が低い精度で良い場合でも、演算装置を
簡略化して精度を低下させるような手段を取ることは出
来なかった。
置の精度が常に出力信号の精度となるために、高精度が
必要なデジタル信号が含まれている限り、たとえ大部分
のデジタル信号が低い精度で良い場合でも、演算装置を
簡略化して精度を低下させるような手段を取ることは出
来なかった。
また、出力信号を入力信号と等しくする時だけ高い演算
精度が必要であり、他の場合にはそれほど高い演算精度
が必要でないような演算を行う演算装置でも、演算装置
を簡略化することは出来なかった。
精度が必要であり、他の場合にはそれほど高い演算精度
が必要でないような演算を行う演算装置でも、演算装置
を簡略化することは出来なかった。
このために、不必要に長い演算時間を消費してしまう問
題があった。
題があった。
本発明は上述の問題を解決して、最少限度の演算時間で
処理出来るデジタル信号処理装置を提供することを目的
とする。
処理出来るデジタル信号処理装置を提供することを目的
とする。
（問題を解決するための手段）
上述の目的を達成するために、入力側に設けた分離回路
２と、この分離回路２の出力側に接続された演算回路３
及び選択回路４と、この演算回路３及び選択回路４の各
出力に接続された加算回路５とよりなるものである。
２と、この分離回路２の出力側に接続された演算回路３
及び選択回路４と、この演算回路３及び選択回路４の各
出力に接続された加算回路５とよりなるものである。
（作用）
上述のように、演算回路３では必要な演算を行うと共に
、選択回路４で高い演算精度が必要な場合と低い演算精
度で良い場合とで入力デジタル信号の下位ビットの処理
を選択して加算することにより、不必要な高精度の演算
を実行して演算時間の浪費を防止出来る。
、選択回路４で高い演算精度が必要な場合と低い演算精
度で良い場合とで入力デジタル信号の下位ビットの処理
を選択して加算することにより、不必要な高精度の演算
を実行して演算時間の浪費を防止出来る。
（実施例）
第１図は本発明のデジタル信号処理装置の回路のブロッ
ク図である。本実施例では、入力デジタル信号が１６ビ
ツトの信号の例である。入力信号ｌは分離回路２に入力
する。分離回路２は入力信号１のうち、上位１２ビツト
を演算回路３に、下位４ビツトを選択回路４に入力する
。上記演算回路３及び選択回路４の出力は加算回路５に
入力し、加算回路５で再び加算されて出力信号６として
出力される。
ク図である。本実施例では、入力デジタル信号が１６ビ
ツトの信号の例である。入力信号ｌは分離回路２に入力
する。分離回路２は入力信号１のうち、上位１２ビツト
を演算回路３に、下位４ビツトを選択回路４に入力する
。上記演算回路３及び選択回路４の出力は加算回路５に
入力し、加算回路５で再び加算されて出力信号６として
出力される。
次に上記のデジタル信号処理装置の動作について説明す
る。分離回路２の出力のうち、上位１２ビツトのデジタ
ル信号は演算回路３に入力され、図示しない係数信号発
生器からの係数信号７と乗算されて乗算信号８として出
力する。一方、分離回路２の出力のうち、下位４ビツト
のデジタル信号は選択回路４に入力される。選択回路４
は係数信号７の値を１及びｌ以外の場合に分けて選択指
示信号とし、入力された下位４ビツトのデジタル信号を
そのまま出力するか、若しくはＯデータとして出力する
かの選択をする。この選択回路４で選択された上記４ビ
ツトのデジタル信号もしくは０データの信号を選択信号
９として出力する。この選択信号９と上記乗算信号８と
が加算回路５に入力され、入力信号１の上位１２ビツト
と係数信号７を乗じたものを出力信号６の上位１２ビツ
トとし、入力信号１の下位４ビツトを出力信号の下位４
ビツトとするか、若しくは０データを出力信号とするか
に選択された信号とで１６ビツト若しくは１２ビツトの
出力信号６として出力する。
る。分離回路２の出力のうち、上位１２ビツトのデジタ
ル信号は演算回路３に入力され、図示しない係数信号発
生器からの係数信号７と乗算されて乗算信号８として出
力する。一方、分離回路２の出力のうち、下位４ビツト
のデジタル信号は選択回路４に入力される。選択回路４
は係数信号７の値を１及びｌ以外の場合に分けて選択指
示信号とし、入力された下位４ビツトのデジタル信号を
そのまま出力するか、若しくはＯデータとして出力する
かの選択をする。この選択回路４で選択された上記４ビ
ツトのデジタル信号もしくは０データの信号を選択信号
９として出力する。この選択信号９と上記乗算信号８と
が加算回路５に入力され、入力信号１の上位１２ビツト
と係数信号７を乗じたものを出力信号６の上位１２ビツ
トとし、入力信号１の下位４ビツトを出力信号の下位４
ビツトとするか、若しくは０データを出力信号とするか
に選択された信号とで１６ビツト若しくは１２ビツトの
出力信号６として出力する。
上記の動作は係数信号７の値が１であるか、１以外であ
るかにより大きく分けられる。
るかにより大きく分けられる。
即ち、係数信号７の値が１以外の場合は、選択回路４で
選択信号９をＯデータに選択し、入力信号１の上位１２
ビツトと係数信号７を乗じた乗算信号８が出力信号６の
上位１２ビツトに表れ、出力信号６の下位４ビツトは０
となるので、結局出力信号６は１２ビツトとなり、精度
を低下させる。
選択信号９をＯデータに選択し、入力信号１の上位１２
ビツトと係数信号７を乗じた乗算信号８が出力信号６の
上位１２ビツトに表れ、出力信号６の下位４ビツトは０
となるので、結局出力信号６は１２ビツトとなり、精度
を低下させる。
また、係数信号７の値が１の場合は、選択回路４で入力
信号１の下位４ビツトを選択し、選択信号９として出力
し、これと演算回路３で係数信号値が１としての乗算信
号即ち入力信号１の上位１２ビツトの信号とを加算回路
５に入力して加算し、結果として入力信号１と同じ出力
信号６を出力するので、再び１６ビツトの信号となり、
精度は低下しない。
信号１の下位４ビツトを選択し、選択信号９として出力
し、これと演算回路３で係数信号値が１としての乗算信
号即ち入力信号１の上位１２ビツトの信号とを加算回路
５に入力して加算し、結果として入力信号１と同じ出力
信号６を出力するので、再び１６ビツトの信号となり、
精度は低下しない。
（発明の効果）
上述のように、本発明によれば演算処理で精度を演算形
式により変化させることにより、不必要に高精度の演算
回路が不要となり、大幅な装置の簡略化が可能となる。
式により変化させることにより、不必要に高精度の演算
回路が不要となり、大幅な装置の簡略化が可能となる。
更にまた本発明装置によれば、フエイドイン、フェイド
アウト時はその動作時間は短く、かつ高精度演算が不要
であるので、デジタルフェイドイン、デジタルフエイド
アウト装置に利用が可能となる。
アウト時はその動作時間は短く、かつ高精度演算が不要
であるので、デジタルフェイドイン、デジタルフエイド
アウト装置に利用が可能となる。
第１図は本発明のデジタル信号処理装置の回路のブロッ
ク図である。 ２：分離回路、 ３：演算回路、 ４：選択回路、 ５
：加算回路。
ク図である。 ２：分離回路、 ３：演算回路、 ４：選択回路、 ５
：加算回路。
Claims (1)
- デジタル信号を演算して出力するデジタル信号処理装置
において、入力側に設けた分離回路と、この分離回路の
出力側に接続された演算回路及び選択回路と、この演算
回路及び選択回路の各出力に接続された加算回路とより
なることを特徴とするデジタル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4105187A JPS63206867A (ja) | 1987-02-23 | 1987-02-23 | デジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4105187A JPS63206867A (ja) | 1987-02-23 | 1987-02-23 | デジタル信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63206867A true JPS63206867A (ja) | 1988-08-26 |
Family
ID=12597606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4105187A Pending JPS63206867A (ja) | 1987-02-23 | 1987-02-23 | デジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63206867A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140285697A1 (en) * | 2004-02-23 | 2014-09-25 | Sony Corporation | Solid-state image pickup device and method for driving the same |
-
1987
- 1987-02-23 JP JP4105187A patent/JPS63206867A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140285697A1 (en) * | 2004-02-23 | 2014-09-25 | Sony Corporation | Solid-state image pickup device and method for driving the same |
| US9313435B2 (en) * | 2004-02-23 | 2016-04-12 | Sony Corporation | Solid-state image pickup device and method for driving the same |
| US9769411B2 (en) * | 2004-02-23 | 2017-09-19 | Sony Corporation | Solid-state image pickup device and method for driving the same in solid-state imaging pickup device and method for driving the same in a number of modes |
| US20180324376A1 (en) * | 2004-02-23 | 2018-11-08 | Sony Corporation | Solid-state image pickup device and method for driving the same in solid-state imaging pickup device and method for driving the same in a number of modes |
| US10764525B2 (en) * | 2004-02-23 | 2020-09-01 | Sony Corporation | Solid-state image pickup device and method for driving the same in solid-state imaging pickup device and method for driving the same in a number of modes |
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