JPS63206855A - Data transmission equipment - Google Patents
Data transmission equipmentInfo
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- JPS63206855A JPS63206855A JP4095987A JP4095987A JPS63206855A JP S63206855 A JPS63206855 A JP S63206855A JP 4095987 A JP4095987 A JP 4095987A JP 4095987 A JP4095987 A JP 4095987A JP S63206855 A JPS63206855 A JP S63206855A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、処理装置間におけるデータの授受を行うデ
ータ転送装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a data transfer device for exchanging data between processing devices.
第３図は、例えば特開昭５８−１４２３４号公報に示さ
れた従来のデータ転送装置を示すブロック図であり、図
において、（１）及び（２）はプログラムに従って制御
、処理する主処理装置及び従処理装置、（３）は主処理
装置［１１及び従処理装置（２）からの入力データを一
時記憶するデータメモＩＪ 、＋４１は主記憶装ｆｉｔ
１１１がデータメモリ（３）をアクセスするためのア
ドレスバス、（６）は従処理装置（２）がデータメモ１
月３）をアクセスするためのアドレスバス、（６）はデ
ータメモ１月３１にアドレスバス（４）かアドレスバス
（６）のいずれかを接続するアドレス切替回路、（））
は主処理装置＋１＋がデータメモリ（３）とデータのや
り取りを行うデータバス、（８）は従処理装置（２１が
データメモリ（３）とデータのやり取りを行うデータバ
ス、（９）はデータメモリ（３）にデータバス（））か
データバス（８）のいずれかを接続するデータ切替回路
である。FIG. 3 is a block diagram showing a conventional data transfer device disclosed in, for example, Japanese Unexamined Patent Publication No. 58-14234. In the figure, (1) and (2) are main processing units that control and process according to a program. and a slave processing device, (3) is a data memo IJ that temporarily stores input data from the main processor [11 and the slave processor (2), +41 is a main memory device]
111 is an address bus for accessing the data memory (3), and (6) is the address bus for the slave processing device (2) to access the data memory 1.
Address bus (6) is an address switching circuit that connects either address bus (4) or address bus (6) to data memo January 31, ())
(8) is the data bus through which the main processing unit +1+ exchanges data with the data memory (3), (8) is the data bus through which the slave processing unit (21 exchanges data with the data memory (3), and (9) is the data memory This is a data switching circuit that connects either the data bus () or the data bus (8) to (3).
次に動作について、従処理装置ｉｔ １２１から主処理
装置（１）へのデータ転送を例に取って説明する。従処
理装置１ （２１からデータメモリ（３）へデータを格
納するために、アドレス切替回路（６）によりアドレス
バス（５）を、データ切替回路（９）によりデータバス
（８）をそれぞれデータメモリ（３）に接続する。これ
によって従処理装置（２）はアドレスバス（５）により
データメモリ（３）のアドレスを指定し、データバス（
８）に畜込みデータを出力して、データメモリ（３）の
指定アドレスにデータを書込み、指定アドレスを１つ増
加する。このようにして、すべてのデータをデータメモ
１月３１に薔込むと、岑込んだデータ数（データ入力数
）をデータメモリ（３）の所定アドレスに蓄込み、アド
レス切替回路（６１によりアドレスバス（４）を、デー
タ切替回Ｍ（９１によりデータバス（７）をそれぞれデ
ータメモリ（３）に接続する。これを受けて、主処理装
置＋１１は、データメモリ（３）の所定アドレス内のデ
ータ入力数をアドレスバス（４）及びデータバス＋７１
ヲ用いて読込み、そのデータ入力数に基づきデータメ
モリ（３）からアドレスバス（４）により指定アドレス
を変化させながらデータバス（７）を介して転送データ
を読込む。また主処理装置ｉｔ ＋１１から従処理装置
（２）へのデータ転送についても同様である。Next, the operation will be explained using an example of data transfer from the slave processing device it 121 to the main processing device (1). In order to store data from the slave processing unit 1 (21 to the data memory (3), the address switching circuit (6) connects the address bus (5) and the data switching circuit (9) connects the data bus (8) to the data memory. (3).As a result, the slave processor (2) specifies the address of the data memory (3) via the address bus (5), and connects to the data bus (
8), outputs the stored data to the specified address of the data memory (3), and increments the specified address by one. In this way, when all the data is stored in the data memo January 31, the number of stored data (the number of data inputs) is stored in the predetermined address of the data memory (3), and the address switching circuit (61) (4) and the data bus (7) is connected to the data memory (3) by the data switching circuit M (91).In response, the main processing unit +11 connects the data in the predetermined address of the data memory (3). The number of inputs is address bus (4) and data bus +71.
Transfer data is read from the data memory (3) via the data bus (7) while changing the designated address using the address bus (4) based on the number of input data. The same applies to data transfer from the main processing unit it+11 to the slave processing unit (2).
従来のデータ転送装置は以上のように構成されているの
で、データメモリ（３）がアドレス切替回路（６）によ
り、従処理装置（２）から主処理装置（１）へ切替えら
れてしまうため、従処理装置（２）が転送データを利用
しようとすると、データメモリ（３）と同じ内容を従処
理装置（２）側に記憶しておかなければならず、従処理
装置（２）の主メモリ容着が減少するとともに、アドレ
ス空間も減少し、またデータ転送時データメモリ（３）
と主メモリに同じ内容を書込まなければならないため、
プログラムが初雑になり、処理天性時間が長（なる等の
問題点があった。Since the conventional data transfer device is configured as described above, the data memory (3) is switched from the slave processing device (2) to the main processing device (1) by the address switching circuit (6). When the slave processing device (2) attempts to use the transferred data, the same contents as the data memory (3) must be stored in the slave processing device (2), and the main memory of the slave processing device (2) must be stored. As the address space decreases, the address space also decreases, and the data memory (3) during data transfer also decreases.
and the same content must be written to main memory,
There were problems such as the program became sloppy and the processing time was naturally long.
この発明は上記のような問題点を解消するためになされ
たもので、主処理装置及び従処理装置の主メモリを使用
することな（、アドレス空間を有効に使え、データ転送
時のプログラムが簡単ＶＣなるデータ転送装置を得るこ
とを目的とする。This invention was made to solve the above-mentioned problems, and it is possible to effectively use the address space without using the main memory of the main processing unit and the slave processing unit, and to simplify the program when transferring data. The purpose is to obtain a data transfer device called VC.
この発明に係るデータ転送装置は、処理装置毎にデータ
メモリを設け、上記処理装置からデータ転送時は、両方
のデータメモリに同一のデータを蓄込み、データ転送終
了後、谷上記処理装置毎にデータをｄ出すようにしたも
のである。The data transfer device according to the present invention is provided with a data memory for each processing device, stores the same data in both data memories when transferring data from the processing device, and after the data transfer is completed, data memory is provided for each processing device. It is designed to output data.
この発明に２けるデータ転送装置は、処理装置毎にデー
タメモリを設け、上記処理装置間のデータ転送を行うこ
とにより、上記処理装置のアドレス空間としてデータメ
モリのアドレス空間のみを専有し、また、転送データの
書込みも、データメモリへ薔込むのみでよいので、その
処理プログラムを量率にする。The data transfer device according to the second aspect of the present invention provides a data memory for each processing device, and by transferring data between the processing devices, exclusively uses the address space of the data memory as the address space of the processing device, and Writing of transfer data also requires only writing it into the data memory, so the processing program is written in a quantity rate.
以下この発明の一実施例を図について説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第１図において、従来装置と同一符号は同−又は相当部
分であり、（３Ａ）は主処理装置ｆ（１１及び従処理ｇ
ｌｔ（２＋からの入力データを一時記憶するデータメモ
リＡ、（３Ｂ）は同じくデータメモリＢ、（６Ａ）及び
（６Ｂ） ｆｌそれぞれデータメモＩＪ Ａ （３Ａ）
、データメモ！Ｊ Ｂ （３Ｂ） ｉｃ、アドレスバス
（４）かアドレスバス（５）のいずれかを接続するアド
レス切替回路、（９Ａ）及び（９Ｂ）はそれぞれデータ
メモリＡ （３Ａ）。In FIG. 1, the same reference numerals as in the conventional device indicate the same or corresponding parts, and (3A) is the main processing unit f (11 and the slave processing unit g).
lt (Data memory A, (3B) that temporarily stores input data from 2+ is also data memory B, (6A) and (6B), respectively. Data memory IJ A (3A)
, data memo! J B (3B) IC, an address switching circuit that connects either address bus (4) or address bus (5), (9A) and (9B) each data memory A (3A).
データメモＩＪ Ｂ （３Ｂ）にデータバス（７）かデ
ータバス（８）のいずれかを接続するデータ切替回路で
ある。This is a data switching circuit that connects either the data bus (7) or the data bus (8) to the data memo IJB (3B).
次に動作について、従処理装置（２）から主処理装置ｔ
（１１へのデータ転送を例にとって説明する。従処理
装置ｉｔ ＋２１からデータメモＩＪ Ａ （３Ａ）及
びデータメモＩＪ Ｂ （３Ｂ）へデータを格納するた
めに、アドレス切替回ｉ％ （６Ａ）及び（６Ｂ）によ
りアドレスバス（５）を、データ切替回路（９Ａ）及び
（９Ｂ）によりデータバス（８）をそれぞれデータメモ
ＩＪ Ａ （３Ａ）及びデータメモＩＪ Ｂ （：ｊＢ
）に接続する。これによって、従処理装置（２）はアド
レスバス（５）によりデータメモリＡ （３Ａ）及びデ
ータメモリＢ （３Ｂ）のアドレスを指定し、データバ
ス（８）に書込みデータを出力して、データメモリＡ
（３Ａ）及びデータメモリＢ （３Ｂ）の指定アドレス
にデータを毎込み、指定アドレスを１つ増加する。この
ようにして、すべてのデータをデータメモリＡ （３Ａ
）及びデータメモリＢ （３Ｂ）に書込むと、書込んだ
データ数（データ入力数）をデータメモリＡ （３Ａ）
及びデータメモリＢ （３Ｂ）の所定アドレスに書込み
、アドレス切替回路（６Ｂ）によりアドレスバス（４）
を、データ切替回路（９Ｂ）によりデータバス（７）を
それぞれデータメモＩＪ Ｂ （３Ｂ）に接続する。こ
れを受けて主処理装置（１）は、データメモリＢ （３
Ｂ）の所定アドレス内のデータ入力数をアドレスバス（
４）及びデータバス（７）ヲ用いて読込み、入力数に基
づきデータメモＩＪ Ｂ （３Ｂ）からアドレスバス（
４）により指定アドレスを変化させながら、データバス
（７）を介して転送データを読込む。その時、従処理装
置（２）とデータメモＩＪ Ａ （３Ａ）とに接続され
たままであるので、従処理装置（２）も同様にして転送
データを読込むことができる。Next, regarding the operation, from the slave processing device (2) to the main processing device t.
(Data transfer to 11 will be explained as an example. In order to store data from slave processing device it+21 to data memo IJ A (3A) and data memo IJ B (3B), address switching time i% (6A) and (6B) connects the address bus (5), and data switching circuits (9A) and (9B) connect the data bus (8) to data memo IJ A (3A) and data memo IJ B (:jB), respectively.
). As a result, the slave processor (2) specifies the addresses of data memory A (3A) and data memory B (3B) via the address bus (5), outputs write data to the data bus (8), and outputs the write data to the data memory. A
(3A) and the specified address of data memory B (3B), and increments the specified address by one. In this way, all data are stored in data memory A (3A
) and data memory B (3B), the number of written data (number of data inputs) is written to data memory A (3A).
and write to a predetermined address of data memory B (3B), and write to the address bus (4) by the address switching circuit (6B).
The data bus (7) is connected to the data memo IJB (3B) by the data switching circuit (9B). In response to this, the main processing unit (1) stores the data memory B (3
The number of data inputs within the predetermined address of B) is connected to the address bus (
4) and the data bus (7), and based on the number of inputs, data is read from the data memory IJB (3B) to the address bus (
4), the transfer data is read via the data bus (7) while changing the specified address. At that time, since the slave processing device (2) and the data memo IJ A (3A) remain connected, the slave processing device (2) can also read the transferred data in the same manner.
また、主処理装置（１）から従処理装置（２）へのデー
タ転送も同様にして行える。Further, data transfer from the main processing device (1) to the slave processing device (2) can be performed in the same manner.
な３、上記実施例では、主処理装置ｉｌ＋がデータメモ
リＢ （３Ｂ）へアクセスしている時には、従処理装置
（２）は転送データをデータメモ１月３）へ薔込むこと
ができないが、次に示す他の実施例によれば主処理装置
（１）がデータメモＩＪ Ｂ （３Ｂ）へアクセスして
いる時も、従処理装置（２）はデータメモ１月３）へ転
送データを書込むことができる。3. In the above embodiment, when the main processor il+ is accessing data memory B (3B), the slave processor (2) cannot transfer the transferred data to the data memo 3). According to another embodiment shown below, even when the main processor (1) is accessing the data memo IJB (3B), the slave processor (2) writes the transferred data to the data memo IJB (3B). can be included.
以下にこの発明の池の実施例について第２図を用いて説
明する。図において、第１図と同一符号は同−又は相当
部分を示し、データメモＩＪ Ａ （３Ａ）及びデータ
メモＩＪ Ｂ （３Ｂ）をそれぞれデータメモリＡＡ
（３ＡＡ）とデータメモリＡＢ （３ＡＢ）及びデータ
メモリＢＡ （３ＢＡ）とデータメモリＢＢ （３８Ｂ
）として二重構成とし、アドレス切替口＠ （６ＡＡ）
（６ＡＢ）（６ＢＡ）（６８Ｂ）及びデータ切替回路（
９ＡＡ）（９ＡＢ）（９ＢＡ）（９８Ｂ）も二重構成と
している。An embodiment of a pond according to the present invention will be described below with reference to FIG. In the figure, the same reference numerals as in FIG. 1 indicate the same or corresponding parts, and data memo IJ A (3A) and data memo IJ B (3B) are respectively connected to data memory AA.
(3AA) and data memory AB (3AB) and data memory BA (3BA) and data memory BB (38B)
) with dual configuration, address switching port @ (6AA)
(6AB) (6BA) (68B) and data switching circuit (
9AA) (9AB) (9BA) (98B) also have a double configuration.
この第２図において、例えばデータメモＩＪ ＡＡ（３
ＡＡ）及びデータメモリＢＡ （３ＢＡ）に従処理装置
（２）からデータを入力している時は、主処理装置（１
）はデータメモＩＪ ＢＢ （３８Ｂ）からデータを読
込む。In this FIG. 2, for example, data memo IJ AA (3
When inputting data from the slave processor (2) to the data memory BA (AA) and data memory BA (3BA), the main processor (1
) reads data from data memo IJBB (38B).
そして、従処理装置（２）のデータメモリＡＡ （３Ａ
Ａ）及びデータメモＩＪ ＢＡ （３ＢＡ）への書込み
及び主処理装置１１＋のデータメモＩＪ ＢＢ （３８
Ｂ）からの読込みが終了すると、アドレス切替回路（６
ＡＡ） （６ＡＢ ） （６ＢＡ） （６８Ｂ）及びデ
ータ切替回路（９ＡＡ） （９ＡＢ） （９ＢＡ）（９
８Ｂ）を制御して、従処理装置（２）はデータメモリＡ
Ｂ （３ＡＢ）及びデータメモリＢＢ （３８Ｂ）へ誉
込みを行い、主処理装置ｉｌ＋はデータメモＩＪ ＢＡ
（３ＢＡ）からデータを読込む◇
〔発明の効果〕
以上のように、この発明によれば処理装置毎にデータメ
モリを設け、両方のデータメモリに同一のデータを書込
み、上記各処理装置毎にデータを読出すように構成した
ので、処理装置のアドレス空間を有効に使え、データ転
送時のプログラムが簡単になり、安価な装置が得られる
効果がある。Then, data memory AA (3A
A) and writing to data memo IJ BA (3BA) and data memo IJ BB (38
When reading from B) is completed, the address switching circuit (6
AA) (6AB) (6BA) (68B) and data switching circuit (9AA) (9AB) (9BA) (9
8B), the slave processing device (2) controls the data memory A
B (3AB) and data memory BB (38B), the main processing unit il+ writes data memory IJ BA
(3BA) ◇ [Effects of the Invention] As described above, according to the present invention, a data memory is provided for each processing device, the same data is written to both data memories, and the same data is written to each processing device. Since the configuration is configured to read data, the address space of the processing device can be used effectively, programming at the time of data transfer is simplified, and an inexpensive device can be obtained.
８１図はこの発明の一実施例によるデータ転送装置を示
すブロック図、第２図はこの発明の他の実施例を示すデ
ータ転送装置のブロック図、第３図は従来のデータ転送
装置を示すブロック図である０
＋１１ ［２１は処理装置、（３１（３Ａ）（３Ｂ）（
３ＡＡＸ３ＡＢ）（３ＢＡ）（３８Ｂ ）はデータメモ
リ、＋４Ｈ５）Ｆｉアドレスバス、（６１（６Ａ）（６
Ｂ）（６ＡＡ）（６ＡＢ） （６ＢＡ） （６８Ｂ）は
アドレス切替回路、（７＋ ＋８＋はデータバス、［９
１（９Ａ）（９Ｂ）（９ＡＡ）（９ＡＢ）（９ＢＡ）（
９８Ｂ）はデータ切替回路。
なお、図中、同一符号は同−又は相当部分を示す０FIG. 81 is a block diagram showing a data transfer device according to an embodiment of the invention, FIG. 2 is a block diagram of a data transfer device showing another embodiment of the invention, and FIG. 3 is a block diagram showing a conventional data transfer device. 0 +11 [21 is the processing device, (31 (3A) (3B) (
3AAX3AB) (3BA) (38B) is data memory, +4H5) Fi address bus, (61 (6A) (6
B) (6AA) (6AB) (6BA) (68B) is the address switching circuit, (7+ +8+ is the data bus, [9
1 (9A) (9B) (9AA) (9AB) (9BA) (
98B) is a data switching circuit. In addition, in the figures, the same symbols indicate the same or corresponding parts.
Claims (2)
において、上記各処理装置毎に設けられ、転送データを
一時記憶するデータメモリと、上記いずれか一方の処理
装置から転送されるデータを上記両データメモリにそれ
ぞれ書込むと共に、その書込み終了後、その記憶データ
を当該処理装置にそれぞれ読出し出力する切換制御手段
を備えたことを特徴とするデータ転送装置。(1) In a data transfer device that sends and receives data between processing devices, there is a data memory provided for each of the processing devices that temporarily stores the transferred data, and a data memory that temporarily stores the data transferred from one of the processing devices. 1. A data transfer device comprising switching control means for writing data into both data memories, respectively, and reading and outputting the stored data to the processing device after the writing is completed.
の処理装置が一方のデータメモリよりデータを読出して
いる時にも、他方の処理装置より他方のデータメモリに
データを書込むことができるようにしたことを特徴とす
る特許請求の範囲第１項記載のデータ転送装置。(2) Two data memories are provided for each processing device, so that even when one processing device is reading data from one data memory, the other processing device can write data to the other data memory. A data transfer device according to claim 1, characterized in that the data transfer device is configured as follows.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4095987A JPS63206855A (en) | 1987-02-23 | 1987-02-23 | Data transmission equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4095987A JPS63206855A (en) | 1987-02-23 | 1987-02-23 | Data transmission equipment |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63206855A true JPS63206855A (en) | 1988-08-26 |
Family
ID=12595021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4095987A Pending JPS63206855A (en) | 1987-02-23 | 1987-02-23 | Data transmission equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63206855A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0573470A (en) * | 1991-09-12 | 1993-03-26 | Nec Corp | Dual port storage device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61204759A (en) * | 1985-03-06 | 1986-09-10 | Nec Corp | Information processor |
| JPS61217858A (en) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | Data transmitting device |
-
1987
- 1987-02-23 JP JP4095987A patent/JPS63206855A/en active Pending
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| JPS61204759A (en) * | 1985-03-06 | 1986-09-10 | Nec Corp | Information processor |
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