JPH02132543A - Information processor - Google Patents

Information processor

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JPH02132543A
JPH02132543A JP63286230A JP28623088A JPH02132543A JP H02132543 A JPH02132543 A JP H02132543A JP 63286230 A JP63286230 A JP 63286230A JP 28623088 A JP28623088 A JP 28623088A JP H02132543 A JPH02132543 A JP H02132543A
Authority
JP
Japan
Prior art keywords
central processing
data
dual port
port memory
processing circuit
Prior art date
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Pending
Application number
JP63286230A
Other languages
Japanese (ja)
Inventor
Hiroaki Kimura
浩明 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH02132543A publication Critical patent/JPH02132543A/en
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Abstract

PURPOSE:To realize the transfer of data among the central processing circuits without affecting the process of each central processing circuit by transferring the contents of data on a writing action area received from the central processing circuits set opposite to each other within a dual port memory to the same address area of another dual port memory. CONSTITUTION:When a central processing circuit 1 transfers data to other central processing circuits 2 and 3, the data are written into the read/write area in a dual port memory 10. The dual port memories 10 - 30 are connected in common to each other via an external address bus 102 and an external data bus 101. Then the data are transferred with the external read control signals 113 - 133 and the external write control signals 114 - 134 from the data transfer control circuit 100. As a result, the circuits 1 - 3 own the same data and each of these circuits requires no special process for transfer of the data. Thus it is possible to minimize the influence of the transfer of data to the normal process of each central processing circuit and to carry out the transfer of data among the central processing circuits.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数の中央処理回路を備えた情報処理装置に関
し、特に中央処理回路間でのデータの転送を行う装置に
関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an information processing device equipped with a plurality of central processing circuits, and particularly to a device for transferring data between central processing circuits.

〔従来の技術〕[Conventional technology]

一般に、複数の中央処理回路を備えた情報処理装置では
、各中央処理回路の間でのデータ転送を行う必要が生じ
ることがある。従来の情報処理装置では、各中央処理回
路の間でのデータ転送方法として、中央処理回路間で同
期をとりながらデータの転送を行う方法、即ちハンドシ
ェークによる方法や、複数の中央処理回路に共通に接続
されたメモリ,つまり共用メモリを利用する方法等が用
いられている. 〔発明が解決しようとする課題〕 しかしながら、上述した従来のハンドシェークによるデ
ータ,転送方法では、データ転送を行う中央処理回路の
間で同期をとる必要があるため、夫々独立の同期及びタ
イミングで動作している中央処理回路間のデータ転送を
行うには、データ転送に要する時間が問題となる.即ち
、データ転送を行うことにより、中央処理回路の処理に
影響を与えるという問題があり、多数のデータを転送す
るには適さない。
Generally, in an information processing device including a plurality of central processing circuits, it may be necessary to transfer data between the respective central processing circuits. In conventional information processing devices, data transfer methods between each central processing circuit include a method of transferring data while maintaining synchronization between the central processing circuits, that is, a method using handshake, and a method that transfers data between central processing circuits in a manner common to multiple central processing circuits. Methods such as using connected memory, that is, shared memory, are used. [Problems to be Solved by the Invention] However, in the conventional handshake-based data transfer method described above, it is necessary to synchronize the central processing circuits that transfer data, so each central processing circuit operates with independent synchronization and timing. In order to transfer data between central processing circuits, the time required for data transfer becomes a problem. That is, there is a problem in that data transfer affects the processing of the central processing circuit, and is not suitable for transferring a large amount of data.

また、複数の中央処理回路に共通に接続された共通メモ
リを用いる場合には、各中央処理回路が独立にこのメモ
リにアクセスできるので、各中央処理回路の処理に対す
る影響は少ない。しかし、複数の中央処理回路に対して
データ転送用のメモリは一つであり、任意の瞬間にアク
セスできる中央処理回路は一つだけである。したがって
、ある一つの中央処理回路がそのメモリをアクセスして
いる間は、他の中央処理回路はアクセスできず、複数の
中央処理回路が同時にデータ転送を行うことができない
という問題がある。このため、任意の中央処理回路がそ
のメモリに接続されているときには、その中央処理回路
がそのメモリを切り離すまで、他の中央処理回路は待た
されるとい・)問題がある。
Further, when a common memory commonly connected to a plurality of central processing circuits is used, each central processing circuit can access this memory independently, so that there is little influence on the processing of each central processing circuit. However, there is only one memory for data transfer for multiple central processing circuits, and only one central processing circuit can be accessed at any given moment. Therefore, while one central processing circuit is accessing the memory, other central processing circuits cannot access it, and a plurality of central processing circuits cannot transfer data at the same time. Therefore, when any central processing circuit is connected to that memory, other central processing circuits are forced to wait until that central processing circuit disconnects the memory.

本発明は各中央処理回路の処理に影響を与えることなく
中央処理回路間のデータ転送を可能にした情報処理装置
を提供することを目的とする。
An object of the present invention is to provide an information processing device that enables data transfer between central processing circuits without affecting the processing of each central processing circuit.

〔課題を解決するための手段〕[Means to solve the problem]

本発明の情報処理装置は、複数の中央処理回路には夫々
デュアルポートメモリを設置し、このデュアルポートメ
モリの一方のバスラインを対応する中央処理回路のバス
ラインに接続し、該デュアルポートメモリの他方のバス
ラインを全デュアルポートメモリで共通にデータ転送手
段に接続し、該データ転送手段は、各デュアルポートメ
モリのメモリ領域への書き込み動作を各中央処理回路毎
にメモリのアドレスマップ上に排他的に割り当て、ある
一つのデュアルポートメモリ内の対応する中央処理回路
からの書き込み動作領域のデータ内容を他のデュアルポ
ートメモリの同一アドレス領域に転送する手段と、前記
データ転送動作を全デュアルポートに対して周期的に繰
り返して実行する手段を備えている。
In the information processing device of the present invention, a dual port memory is installed in each of the plurality of central processing circuits, one bus line of the dual port memory is connected to a bus line of the corresponding central processing circuit, and the dual port memory is connected to the bus line of the corresponding central processing circuit. The other bus line is commonly connected to a data transfer means for all dual port memories, and the data transfer means exclusively writes to the memory area of each dual port memory on the memory address map for each central processing circuit. means for allocating the data contents of a write operation area from a corresponding central processing circuit in one dual port memory to the same address area of another dual port memory, and performing the data transfer operation on all dual ports. It is provided with a means for periodically and repeatedly executing the process.

〔作用〕[Effect]

上述した構成では、中央処理回路間のデータ転送に際し
て各中央処理回路では特別な処理を必要とせず、各中央
処理回路の処理に影響を与えることなく中央処理回路間
のデータ転送が可能となる。
In the above configuration, when data is transferred between central processing circuits, each central processing circuit does not require special processing, and data can be transferred between central processing circuits without affecting the processing of each central processing circuit.

〔実施例〕〔Example〕

次に、本発明を図面を参照して説明する.第1図は本発
明の情報処理装置の一実施例の要部ブロック構成図であ
る。図において、この情報処理装置は、3個の中央処理
装置1.2.3,各中央処理回路1,2.3の各々に接
続されるデュアルポートメモリ10,20.30,及び
各ジュアルボートメモリ10.20.30間のデータ転
送を制御するデータ転送制御回路100から構成される
. 各中央処理回路1〜3と各デュアルポートメモリ10〜
30の一方のバスラインは、内部アドレスバス12,2
2.32,内部データパス11,21.31とによって
接続され、内部リード制御信号13.23,33,内部
ライト制御信号14,24.34を用いてリード/ライ
ト制御される。
Next, the present invention will be explained with reference to the drawings. FIG. 1 is a block diagram of main parts of an embodiment of an information processing apparatus of the present invention. In the figure, this information processing device includes three central processing units 1, 2, 3, dual port memories 10, 20, 30 connected to each central processing circuit 1, 2.3, and each dual port memory. It consists of a data transfer control circuit 100 that controls data transfer between 10.20.30. Each central processing circuit 1 to 3 and each dual port memory 10 to
One bus line of 30 is connected to the internal address bus 12, 2.
2.32, internal data paths 11, 21.31, and read/write control is performed using internal read control signals 13.23, 33 and internal write control signals 14, 24.34.

また、データ転送制御回路100と各デュアルポートメ
モリ10〜30の他方のバスラインは、外部アドレスバ
ス102によって接続され、更に各デュアルポートメモ
リ10〜30は外部データパス101によって共通に接
続され、外部リード制御信号113,123,133,
外部ライト制御信号114,124,134を用いてリ
ード/ライト制1■される。
Further, the data transfer control circuit 100 and the other bus line of each of the dual port memories 10 to 30 are connected by an external address bus 102, and each of the dual port memories 10 to 30 are commonly connected by an external data path 101, Read control signals 113, 123, 133,
Read/write control is performed using external write control signals 114, 124, and 134.

第2図は第1図に示した各中央処理回路1〜3のデュア
ルポートメモリに対するメモリマップを示す。図におい
て、各リード/ライト領域は、対応するデュアルポート
メモリに接続される中央処理回路のみが自由にリード/
ライトできる領域であり、各リード領域は対応するデュ
アルポートメモリに接続された中央処理回路ではリード
のみができる領域である。
FIG. 2 shows a memory map for the dual port memory of each central processing circuit 1 to 3 shown in FIG. In the figure, each read/write area can be freely read/written only by the central processing circuit connected to the corresponding dual-port memory.
This area can be written to, and each read area can only be read by the central processing circuit connected to the corresponding dual port memory.

第3図はデータ転送制御回路100の制御によるデュア
ルポートメモリ10〜30間のデータ転送周期のタイミ
ング図と、各デュアルポートメモリ間の各領域のデータ
の転送方向を示す。
FIG. 3 shows a timing chart of the data transfer cycle between the dual port memories 10 to 30 under the control of the data transfer control circuit 100, and the direction of data transfer in each area between the dual port memories.

以上の構成の情報処理装置内における各中央処理回路間
のデータ転送の動作について説明する。
The operation of data transfer between each central processing circuit in the information processing apparatus having the above configuration will be explained.

各中央処理回路1〜3と各デュアルポートメモIノ10
〜30との間は、通常の中央処理回路一メモリ間のりー
ド/ライト動作が実行される。いずれの中央処理回路も
同様の動作をするので、ここでは中央処理回路1とデュ
アルポートメモリ10とを例として説明する。
Each central processing circuit 1 to 3 and each dual port memo I-10
30, normal read/write operations between the central processing circuit and the memory are performed. Since all the central processing circuits operate in the same way, the central processing circuit 1 and the dual port memory 10 will be explained here as examples.

中央処理回路1が他の中央処理回路2.3へデータを転
送する場合には、デュアルポートメモリ10内のりード
/ライト領域へデータを書き込む.各デュアルポートメ
モリ10〜30間は外部アドレスバス102と外部デー
タパス101によって共通に接続されており、データ転
送制御回路100からの外部リード制御信号113〜1
33,外部ライト制御信号114〜134によってデー
タ転送動作が実行される。データ転送制御回路100内
にはカウンタが内蔵されており、第3図で示される周期
を持って動作し、データ転送の周期を発生している。
When the central processing circuit 1 transfers data to another central processing circuit 2.3, the data is written to the read/write area in the dual port memory 10. The respective dual port memories 10 to 30 are commonly connected by an external address bus 102 and an external data path 101, and external read control signals 113 to 1 from the data transfer control circuit 100 are connected in common.
33, data transfer operation is executed by external write control signals 114-134. A counter is built in the data transfer control circuit 100, and operates at a cycle shown in FIG. 3 to generate a data transfer cycle.

第3図で示されるデータ転送周期の第1フェーズでは、
デュアルポートメモリ10の領域■から読み出されたデ
ータがデュアルポートメモリ20,30の領域Iへ書き
込まれる。第2フェーズではデュアルポートメモリ20
の領域■から読み出されたデータがデュアルポートメモ
リ30.10の領域■へ書き込まれる。第3フェーズで
はデュアルポートメモリ30の領域■から読み出された
データがデュアルポートメモリ10.20の領域■へ書
き込まれる。この第1フェーズから第3フ工−ズまでの
動作を周期的に実行することによって、デュアルポート
メモリ10,20.30は各々同一の内容を保持するこ
ととなる。
In the first phase of the data transfer cycle shown in FIG.
Data read from area (3) of dual port memory 10 is written to area I of dual port memories 20, 30. In the second phase, dual port memory 20
The data read from area (2) is written to area (2) of dual port memory 30.10. In the third phase, data read from area (2) of dual port memory 30 is written to area (2) of dual port memory 10.20. By periodically executing the operations from the first phase to the third phase, the dual port memories 10, 20 and 30 each hold the same contents.

以上の動作によって、各中央処理回路1〜3は各々同一
のデータを有することとなり、各中央処理回路として特
別なデータ転送のための処理を実行することなく、デー
タ転送による各中央処理回路の通常の処理への影響を最
小限に抑えて各中央処理回路間でのデータ転送が実行で
きる。
Through the above operations, each of the central processing circuits 1 to 3 has the same data, and each central processing circuit does not have to perform any special processing for data transfer. Data transfer between each central processing circuit can be performed with minimal impact on processing.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は、中央処理回路間のデータ
転送をするために、各中央処理回路では特別な処理を必
要とせず、各中央処理回路の処理に影響を与えることな
しに中央処理回路間のデータ転送が可能となる。したが
って、中央処理回路の有効利用、及びこれに伴う情報処
理の高速化に大きな効果がある。
As explained above, in order to transfer data between central processing circuits, the present invention does not require special processing in each central processing circuit, and the central processing circuit can transfer data between central processing circuits without affecting the processing of each central processing circuit. It becomes possible to transfer data between Therefore, there is a great effect on the effective use of the central processing circuit and the accompanying speeding up of information processing.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の一実施例の情報処理装置の要部ブロッ
ク構成図、第2図はデュアルポートメモリに対するメモ
リマップ図、第3図はデュアルポートメモリー間のデー
タ転送周期のタイミングと各デュアルポートメモリ間の
各領域のデータの転送方向を示す図である。 1〜3・・・中央処理回路、10〜30・・・デュアル
ポートメモリ、13〜33・・・内部リード制御信号、
14〜34・・・内部ライト制御信号、100・・・デ
ータ転送制御回路、101・・・外部データパス、10
2・・・回部アドレスバス、113〜133・・・外部
リード制御信号、114〜134・・・外部ライト制御
信号。
FIG. 1 is a block diagram of main parts of an information processing device according to an embodiment of the present invention, FIG. 2 is a memory map diagram for dual port memory, and FIG. 3 is a diagram showing the timing of data transfer cycles between dual port memories and each FIG. 3 is a diagram showing the direction of data transfer in each area between port memories. 1-3...Central processing circuit, 10-30...Dual port memory, 13-33...Internal read control signal,
14-34... Internal write control signal, 100... Data transfer control circuit, 101... External data path, 10
2... Circuit address bus, 113-133... External read control signal, 114-134... External write control signal.

Claims (1)

【特許請求の範囲】[Claims] 1、複数の中央処理回路と、これらの中央処理回路の間
で相互にデータの授受を行うデータ転送手段とを備えた
情報処理装置において、前記中央処理回路には夫々デュ
アルポートメモリを設置し、このデュアルポートメモリ
の一方のバスラインを対応する中央処理回路のバスライ
ンに接続し、該デュアルポートメモリの他方のバスライ
ンを全デュアルポートメモリで共通に前記データ転送手
段に接続し、該データ転送手段は、各デュアルポートメ
モリのメモリ領域への書き込み動作を各中央処理回路毎
にメモリのアドレスマップ上に排他的に割り当て、ある
一つのデュアルポートメモリ内の対応する中央処理回路
からの書き込み動作領域のデータ内容を他のデュアルポ
ートメモリの同一アドレス領域に転送する手段と、前記
データ転送動作を全デュアルポートに対して周期的に繰
り返して実行する手段を備えたことを特徴とする情報処
理装置。
1. In an information processing device comprising a plurality of central processing circuits and a data transfer means for mutually exchanging data between these central processing circuits, a dual port memory is installed in each of the central processing circuits, One bus line of this dual port memory is connected to the bus line of the corresponding central processing circuit, and the other bus line of the dual port memory is commonly connected to the data transfer means for all dual port memories, and the data transfer The means exclusively allocates a write operation to a memory area of each dual-port memory on a memory address map for each central processing circuit, and writes to a write operation area from a corresponding central processing circuit in one dual-port memory. What is claimed is: 1. An information processing device comprising: means for transferring the data contents of a dual port memory to the same address area of another dual port memory; and means for periodically repeating the data transfer operation for all dual ports.
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