JPS63205861A

JPS63205861A - 再生装置

Info

Publication number: JPS63205861A
Application number: JP62038972A
Authority: JP
Inventors: Tadashi Fukami; 正深見; Hiroyuki Ino; 浩幸井野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1987-02-21
Filing date: 1987-02-21
Publication date: 1988-08-25
Anticipated expiration: 2012-04-30
Also published as: JP2606202B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は回転ヘッドを用いたディジタルオーディオテー
プレコーダ等に用いて好適な再生装置に関するものであ
る。

〔発明の概要〕

本発明は、記録トラックに複数の信号ブロックが設けら
れている記録媒体を回転ヘッドを用い且つこの回転ヘッ
ドを通常速度の２倍以上の速度で回転させて再生を行う
ようにした再生装置において、所定の信号プロ・ツタ毎
に再生信号の誤り検出を行い、その検出信号と対応する
信号ブロックの再生信号とを記憶手段に書込み、次に上
記書込まれた検出信号の内容を調べ、それが誤りの無い
ことを検出した信号であるときは、これと対応する信号
ブロックの再生信号が上記記憶手段に再度書込まれるこ
とを阻止するようにしたことにより、再生信号から誤り
の少い信号のみを得て信号処理を行うことができるよう
・にしたものである。

〔従来の技術〕

回転ヘッド型の記録再生装置として、例えばＲ−ＤＡＴ
方式と呼ばれる回転ヘッド型のディジタルオーディオテ
ープレコーダが開発されている。

次にこのＲ−ＤＡＴ方式によるテープレコーダのテープ
フォーマット及びデータフォーマットについて図面と共
に説明する。

第５図はテープフォーマットを示すもので、磁気テープ
１には第１の回転磁気ヘッドＡ（以下単にヘッドＡと云
う）によって記録されるトラック２Ａと、第２の回転磁
気ヘッド（以下単にヘッドＢと云う）によって記録され
るトラック２Ｂとが、このテープｌの長手方向に対して
斜めに交互に形成される。尚、ヘッドＡ、Ｂは互いにア
ジマス角の異るものが略１８０°の間隔を以ってドラム
に設けられている。そしてヘッドＡ、Ｂが１回転する間
に、各々略１／２回転でトランク２Ａ、２Ｂが形成され
る。

１本のトラック２Ａ　（２Ｂ）は１セグメントと称され
、１９６個のデータブロックに分割されている。そのう
ち両端部の３４個のブロック部分が夫々補助データ領域
となり、中央部の１２８ブロツクがＰ　ＣＭ　ｊ＋ｌ域
となっている。上記補助データ領域はさらに幾つかの区
間に分割されており、各区間には例えばサブコード、Ｐ
ＬＬラン・イン信号等の所定の信号が記録されており、
また無信号区間も設けられている。また上記区間の一つ
には、トラッキングサーボ用のパイロット信号となるＡ
ＦＴ信号が記録されている。

またＰＣＭ領域には、オーディオ信号をＰＣＭ化した信
号が他の一所定のデータと共に記録されている。このＰ
ＣＭ％１域は１２８個のデータブロックから成り、その
１ブロツクは第６図のように構成されている。

第６図において、１ブロツクは２８８ビツトで構成され
、その先頭に８ビツト（１シンボル）のブロック同期信
号が付加され、次に８ビツトのＰＣＭ−ＩＤが付加され
る。このＰＣＭ−ＩＤの次に、ブロックアドレスが付加
される。このＰＣＭ−ＩＤ及びブロックアドレスの２シ
ンボル（ｗｌ及びＷ２）に関して、単純パリティのエラ
ー検出符号化の処理が行われ、８ビツトのパリティがブ
ロックアドレスの次に付加される。ブロックアドレスは
、第７図に示すように、最上位ビット（ＭＳＢ）を除く
７ビツトにより構成され、上記最上位ビットが“０″と
されることにより、ＰＣＭブロックであることが示され
る。この７ビツトのブロックアドレスは（００）〜（７
Ｆ）（１６進表示）、即ち「０」〜ｒ１２７Ｊと順次変
化する。

またブロックアドレスの下位３ビツトが（ＯＯ０）（０
１０）（１００）（１１０）の各ＥＶＥＮブロックに記
録されるＰＣＭ−ＩＤが定められている。またブロック
アドレスの下位３ビツトが（００１）　　（０１１）　
　（１０１）　　（１１１）の各ＯＤＤブロックアドレ
スは、ＰＣＭ−ＴＤのオプショナルコードが記録可能と
されている。

上記ＰＣＭ−Ｉ　Ｄ中には、夫々２ビツトのｒＤ１〜Ｉ
Ｄ８と４ビツトのフレームアドレスとが含まれる。ＩＤ
Ｉ〜ＩＤ７は、夫々識別情報が定義されている。この識
別情報としては、例えばオーディオ用か他の用途かの識
別、プログラムスタート、プリエンファシスのオン／オ
フ、プリエンファシスの特性、サンプリング周波数の識
別等である。

上記フレームアドレスは４ビツトで構成されている。ト
ラック２Ａと２Ｂとに同一のフレームアドレスが与えら
れている。即ち、ヘッドＡ、Ｂの１回転で形成されるト
ラック２Ａ、２Ｂは同一のフレームアドレスを有してい
る。このフレームアドレスはＥＶＥＮブロックアドレス
のＰＣＭ−ＩＤ区間（Ｗ、）に「・０」〜ｒＦＪとして
順次に繰り返し記録される。

次にＰＣＭデータは３２シンボルで構成され、Ｃ１符号
及びＣ２符号による誤り検出及び誤り訂正が可能に成さ
れている。その場合、ｃ１系列は上記ＥＶＥＮブロック
とＯＤＤブロックとを１組としてこれらの２ブロツク内
における誤り検出が可能と成されている。

而して、上述したテープフォーマット及びデータフォー
マットを有するディジタルオーディオテープレコーダに
おいては、再生時に上記ＡＦＴ信号に基いてトラッキン
グサーボを行うようにしている。即ち、ヘッドＡ、Ｂか
ら得られる再生信号に含まれるＡＦＴ信号に基いてトラ
ッキングエラーを検出し、このエラー信号に基いてキャ
プスタンモータの速度、即ちテープ速度を制御すること
により、トラッキングをとるようにしている。

このようにＡＦＴ信号を用いてトラッキングサーボを行
う方法は、ヘッドＡ、Ｂのドラムに対する取付は高さ及
び角度割り等の取付は精度に高精度を要求されると共に
、ドラムモータとキャプスタンモータとを共用すること
ができない等の理由により、コストが高くなると云う難
点がある。

そこでこれらの難点を解消するために、ノートラッキン
グ方式と称されるテープ速度の制御方法が提案されてい
る。このノートラッキング方式は、再生信号から得られ
る上記フレームアドレスを利用する方法であり、再生フ
レームアドレスと基準フレームアドレスとを比較するこ
とにより、テープ速度を制御するようにしたものである
。

第８図はツートランキング方式を行うようにしたディジ
タルオーディオテープレコーダのサーボ回路の一例を示
し、第９図はそのタイミングチャートを示すものである
。尚、この第８図の回路は、本出願人により出願されて
いるが、ここでは本発明の先行する従来技術として開示
する。

第８図において、供給リール２から繰り出されたテープ
１はドラム３の周面に略９０″巻付けられた後、キャプ
スタン４及びピンチローラ５により矢印ａ方向に走行さ
れて巻取りリール６に巻取られる。ドラム３に・はアジ
マス角の異るヘッドＡ、Ｂが略１８００間隔で設けられ
ている。

再生時には、ヘッドＡ、Ｂは記録時の例えば２０００　
ｒ、ｐ、ｍから例えば２倍（２倍以上でもよい）の４０
００ｒ、ｐ、ｍで回転される。このヘッドＡ１Ｂから交
互に得られる再生信号は再生アンプ７．８を通じてスイ
ッチ９の接点ａ、ｂに加えられる。

スイッチ９はタイミング発生回路１０から得られる第９
図に示すスイッチングパルスＳＷＰにより接点ａ、ｂを
切換えられる。このスイッチ９からは第９図に示す再生
波形が得られる。この再生波形のＡ、Ｂは夫々ヘッドＡ
、Ｂの再生信号（ＲＦ倍信号のエンベロープを示す。こ
の再生波形を有する再生信号はイコライザ１１、リミッ
タ１２を通じて同期信号検出及び復調回路１３に供給さ
れ、ここで上記同期信号の検出に基いて１シンボル１０
ビツトから１シンボル８ビツトに復調される。

記録時には１シンボルの８ビツトは、低域成分をなるべ
く減少させるために１０ビツトの好ましいパターンに変
換するようなディジタル変調の処理を受けているので、
これを１シンボル８ビツトの元の形に復調する必要があ
る。この復調された信号はバッファＲＡＭ３０に供給さ
れると共に、再生フレームアドレス検出回路１４に供給
されることにより、第９図に示すように再生フレームア
ドレスＰＦＡＤが抽出される。この再生フレームアドレ
スＰＦＡＤは、テープ速度に応じた間隔で順次に得られ
減算回路１５に供給される。

一方、タイミング発生回路１０からは第９図に示すよう
な上記パルスＳＷＰを１６分割するパルス１６ＸＳＷＰ
が得られ、このパルス１６ＸＳＷＰは１／１６分周器１
６で１６分周された後、基準フレームアドレスカウンタ
１７でカウントされる。このカウント値は第９図に示す
ように基準フレームアドレスＲＦＡＤとして減算回路１
５に供給され、上記再生フレームアドレスＰＦＡＤから
減算されることにより、第９図に示す減算値が得られる
。

従って、この減算値はテープ速度を反映した値となって
いる。本実施例においては、この減算値に応じてＰＷＭ
　（パルス巾変調）化を行うことにより、テープ速度制
御信号を形成するようにしている。

このために先ず加算回路１８において上記減算値に「＋
８」の値を加算し、この加算値をラッチ回路１９でラン
チするようにしている。上記パルス１６ｘＳＷＰはカウ
ンタから成るクリア回路２０で１６個づつカウントされ
て第９図に示すラッチパルスが発生され、このラッチパ
ルスで上記加算値がランチされる。またパルス１６ＸＳ
ＷＰはダウンカウンタ２１でカウントダウンされ、この
カウント値と上記ラッチされた加算値とが比較回路２２
で比較されることにより、この比較回路２２より第９図
に示すような上記減算値に応じてデユーティ比が変化す
るコントロールパルスを得ることができる。

第９図の例では、基準フレームアドレスＲＦＡＤ「０」
、「１」、「２」に対して再生フレームアドレスＰＦＡ
Ｄは「２」、「３」、ｒ　４　Ｊ　−−−−一・・とな
っているので、上記減算値は「２」である。

従って、この例ではテープ速度を遅くする必要がある。

このために「＋８」を加算して、定常速度時におけるコ
ントロールパルス（デユーティ比５０％）のデユーティ
比をテープ速度を遅くする方向に決定するようにしてい
る。

上記コントロールパルスはローパスフィルタ２３を通じ
ることにより、速度制御信号となり、加算器２４及びド
ライブ回路２５を通じて上記キャプスタン４を駆動する
キャプスタンモータ２７の速度を制御する。このモータ
２７には別に通常の速度サーボループが設けられていて
、モータ２７の速度をＦＣ（周波数発電機）等の速度検
出器２８で検出し、この速度検出信号を周波数電圧変換
回路２９で電圧に変換し、この電圧を加算器２４で上記
速度制御信号から減算するようにしている。

以上説明したノートラッキング方式によれば、従来のＡ
ＦＴ信号を用いたトラッキングサーボ回路を省略するこ
とができる。またヘッドＡ、Ｂの取付は精度も特に高精
度である必要がない。さらにキャプスタンモータ２７と
ドラムモータとを共用することができる、等の利点を得
ることができる。

〔発明が解決しようとする問題点〕

上述したノートラッキング方式は、ヘッドＡ１Ｂを記録
時の２倍以上で回転させているので、同一ヘッドが同じ
トラックを２回以上走査して、同じデータを２回以上読
む可能性がある。例えばヘッドＡ、Ｂの回転速度が２倍
のとき、第１０図Ａ又はＢに示すように略ジャストトラ
ッキングとなっている状態について考える。同図Ａの場
合はヘッドＡはトラック２Ａを１回走査するが、ヘッド
Ｂは同じトラック２Ｂを２回走査する。また同図Ｂの場
合はヘッドＡが同じトラック２Ａを２回走査し、ヘッド
ＢがトラックＢを１回走査する。

ヘッドＡ、Ｂで読み取られたデータは上記バッファＲＡ
Ｍ３０に書込まれるが、このＲＡＭ３０の書込みアドレ
スは、前述した第６図及び第７図のフレームアドレスと
ブロックアドレスとに基づいて形成される。今、１回目
の走査が良好に行われて誤りの少ないデータがＲＡＭ３
０に書込まれた後、２回目の走査が１回目より良くない
状態で行われて、誤りの多いデータが得られたとする。

この誤りの多いデータは、ＲＡＭ３０の上記１回目の走
査で得られたデータが書込まれたアドレスと同じアドレ
スに書込まれるので、１回目の走査で得られた誤りの少
ないデータを破壊してしまうことになる。

ノートラッキング方式ではヘッドＡ、Ｂを記録時の２倍
以上で回転させることによりデータを２度読み以上可能
にしているので、より信頼性の高いデータを選んでメモ
リに取込む必要がある。

〔問題点を解決するための手段〕

本発明においては、所定の信号ブロック毎に再生信号の
誤り検出を行う手段と、上記検出手段の検出信号とこの
検出信号と対応する信号ブロックの再生信号とが書込ま
れる記憶手段と、上記記憶手段に書込まれた上記検出信
号の内容を調べ、上記検出信号が誤りの無いことを検出
した信号であるとき、これと対応する信号ブロックの再
生信号が上記記憶手段に再度書込まれることを阻止する
手段とを設けている。

〔作用〕

同一トラックを同一ヘッドが複数回走査しても、誤りの
ないデータをメモリに残すことができる。

〔実施例〕

第２図は前述した第８図のノートラッキング方式を行う
ようにしたディジタルオーディオテープレコーダに本発
明を適用した場合における本発明の実施例を原理的に示
すもので、第１０図Ａ又はＢのような走査が行われて、
同一ヘッドから同一データが２回得られる場合を示す。

先ずヘッド（Ａ又はＢ）がトラック（２Ａ又は２Ｂ）を
１回目に走査するとき、０〜１２７番目のブロックにつ
いてＣ１符号による誤り検出を行う。この場合、各ブロ
ックの再生データは前記バッファＲＡＭ３０に全部書込
み、且つこの書込みを行いながらＥＶＥＮブロックとＯ
ＤＤブロックとをＩＭｉとして、各組についてシンドロ
ームを演算する。そして誤りがなかったときは、ＲＡＭ
３０のその誤りがなかったブロックのデータが書込まれ
るアドレスと対応するアドレスにフラグを立てる。図示
の例では２番目と３番目のブロックの組に対してフラグ
が立てられると共に、１２６番目と１２７番目のフ゛ロ
ックの組に対してフラグが立てられている。

次に２回目の走査により得られたデータをＲＡＭ３０に
書込んで行くが、このとき書込みに先立ってそのデータ
が書込まれるべきアドレスと対応するフラグアドレスに
フラグが立っているか否かを調べる。そしてフラグが立
っていない場合にのみそのデータを書込む。従って、そ
のアドレスのデータは更新されることになる。またフラ
グが立っている場合は２回目のデータは書込まれないの
で、そのアドレスに１回目に書込まれた誤りのないデー
タが保存される。

実際には、ヘッドＡ、Ｂが毎回走査する毎に得られるデ
ータのブロックと対応するアドレスのフラグの有無を先
ず調べ、フラグが無いときのみそのアドレスにデータを
書込むと共に誤り検出を行い、誤りが無いときにフラグ
を立てるように成される。即ち、第３図に示すように、
先ずステップ（１）でこれから書込むデータのアドレス
と対応するフラグの有無を調べ、フラグが無い場合にス
テップ（２）に進んで上記アドレスにデータの書込みを
行う。この書込みを行いながらそのデータについてステ
ップ（３）でシンドロームの演算を行って誤りの有無を
調べる。そして誤りが有ればステップ（１）に戻り、誤
りが無い場合はステップ（４）でフラグを立てた後、ス
テップ（１）に戻る。

以上の動作が繰り返されることにより、若し同一へメト
が同一トランクを２回走査して、同一アドレスにデータ
が２回書込まれることがあっても、誤りの無い方のデー
タを確実に保存することができる。

尚、第２図及び第３図において、実際にはフラグの検出
及びデータの書込みを行う前にＰ＝Ｗ。

＋Ｗ２のＣＲＣパリティチェックが行われる。そしてこ
のパリティチェックによる誤りが無かったときのみに上
述した動作が行われる。またＲＡＭ３０に所定量のデー
タが取込まれ、これを処理し、処理されたデータが吐き
出されるとき、フラグもリセットされる。

第１図は上述した原理を実行するための本発明の実施例
を示す。

前記同期検出及び復調回路１３から得られる入力データ
の一部は先ずＣＲＣチェック回路３１に送られ、ここで
ｐ＝ｗ、＋ｗ、のパリティチェックが行われる。このパ
リティチェックの結果誤りが無いときに信号ＯＫが出力
され、この信号ＯＫに基づいてタイミング発生器３２は
ラッチパルス等の所定のタイミング信号を発生して所定
の回路に送る。上記ラッチパルスに基づいてランチ回路
３３は同期検出及び復調回路１３からのＥＶＥＮブロッ
クとＯＤＤブロックのデータを取込む。このデータはゲ
ート３４及びデータバス３５を通じて前記バッファＲＡ
Ｍ３０に書込まれる。この書込みアドレスはアドレス生
成回路３６で入力データのフレームアドレスとブロック
アドレスとに基づいて生成され、生成されたアドレスは
ゲート４５及びアドレスバス４１を通じてＲＡＭ３０に
供給される。この書込みを行いながら、そのデータはシ
ンドローム演算回路３７にも送られてＣＩ符号による誤
り検出が行われる。そして誤りが無かったときはフラグ
Ｆがゲート３８及びデータバス３５を通じてＲＡＭ３０
の上記データが書込まれたアドレスと対応するフラグア
ドレスに書込まれる。

フラグレジスタ３９はデータの書込みを行う前にＲＡＭ
３０の対応するフラグアドレスのフラグを読み出し、フ
ラグがないときにタイミング発生器３２に信号を送る。

これに基づいてタイミング発生器３２はＲＡＭ３０の書
込みパルスを発生する。バスコントローラ４２は前記タ
イミング信号に基づいて所定の制御信号をコントローラ
４０を通じてゲート３４．３８に送ると共に、他のゲー
ト４３．４４．４５を所定のタイミングで制御する。フ
ラグ○ＦＦ回路４６は初期状態でＲＡＭ３０の全てのフ
ラグＦをリセットする。

ノートラッキングサーボ回路４７は第８図の回路構成を
有し、前記タイミング発生回路１０からパルスが供給さ
れている。

ＰＣＭインターリーブアドレス発生回路４日はタイミン
グ発生回路１０からの信号に基づいてＲＡＭ３０に書込
まれたデータのディンクリープ処理するためのインクリ
ープアドレスを生成してアドレスバス４１を通じてＲＡ
Ｍ３０に供給する。

ＢＣＣ回路４９はＥＣＣアドレス生成回路５０で生成さ
れたアドレスに基づいてＲＡＭ３０に書込まれたデータ
の誤り訂正処理を行う。

上記所定の信号処理が成されたＲＡＭ３０のデータは所
定のタイミングで読み出されて補間回路５１に送られ、
ここで前値補間等の所定の補間処理が成された後、Ｄ／
Ａ変換器５２に供給されてアナログ音声信号に変換され
る。ＲＡＭ３０からデータが読み出されるときに、上記
フラグＯＦＦ回路４６からの信号に基づいてＲＡＭ３０
の全てのフラグがリセットされる。

第４図は上記シンドローム演算回路３７、タイミング発
生器３２及びバスコントローラ４２の付近の具体的な回
路構成を示す。

シンドロームの演算回路３７は１ブロツク３２シンボル
のデータについて、奇数番目のシンボルに関しての演算
を行う系１シンドローム演算回路３７、と偶数番目のシ
ンボルに関しての演算を行う系２シンドローム演算回路
３７２とから成り、夫々図示のように構成されている。

これらの回路３７、．３７□は前記パリティチェックに
よる信号ＯＫに基づいて動作される。

タイミング発生回路３２は上記信号ＯＫに基づいてＥＶ
ＥＮ、ＯＤＤの２ブロック分のデータを管理するための
タイミング信号を発生する。これらのタイミング信号と
しては、フラグ読み出し信号ＦＲ、フラグ書込み信号Ｆ
Ｗ、上記系１、系２シンドローム演算回路３７□、３７
□の識別信号ＩＤ、フラグ読み出しリクエスト信号ＦＲ
Ｑ、フラグ書込みリクエスト信号ＦＷＱ、系１シンドロ
ーム演算すクエスト信号ＱＩ、系２シンドローム演算リ
クエスト信号Ｑ２等が発生される。これらの各種のタイ
ミング信号は夫々所定のオアゲート、アンドゲート等の
ゲート回路を通じてシンドローム演算回路３７．．３７
□及びバスコントローラ４２等に送られる。シンドロー
ム演算回路３７１．３７□から得られる系１、系２のフ
ラグＦ３、Ｆ２は最終的にゲート５３．５４からデータ
バス３５を通じてＲＡＭ３０に書込まれると共に、レジ
スタ５５．５６を介しさらにアンドゲート５７．５８、
オアゲート５９、アンドゲート６０を介してバスコント
ローラ４２に送られる。これに基づいてバスコントロー
ラ４２はＲＡＭ３０の書込み、読み出し信号Ｒ／Ｗを出
力する。

〔発明の効果〕

ノートラッキング方式におけるデータを２度読み以上す
る動作を有効に生かして、より信頼性の高いデータをメ
モリに取込むようにすることができる。特に第１０図の
ように略ジャストトラッキングの状態においては、誤り
の無いデータが破壊されることがなく、これを確実に保
存して信号処理に用いることができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は実
施例の原理的なタイミングチャート、第３図はフラグ処
理に関するフローチャート、第４図は第１図の要部の回
路構成を示すブロック図、第５図は本発明を適用し得る
テープフォーマットを示す図、第６図は上記テープフォ
ーマットにおけるＰＣＭデータブロックフォーマットを
示す図、第７図は上記ＰＣＭデータフォーマットにおけ
るＷ、、Ｗ２のフォーマットを示す図、第８図は本発明
を適用し得るノートラフキング方式によるテープ速度制
御回路のブロック図、第９図は第８図のタイミングチャ
ート、第１０図はノートラッキング方式による回転ヘッ
ドの走査軌跡と記録トランクとの関係を示す図である。なお図面に用いた符号において、ＡＸＢ−・−一−−−−−−−ヘッド１−−−−−−・−・・・−・−磁気テープ３２−−−
−−・・・−・・−・−・−タイミング信号発生回路３
０−−−−・−−−一−−−−−・・−バッファＲＡＭ
３７−・−・−・・−・−・−・−シンドローム演算回
路４７−・−・・−−−−−−−−−・−ノートラッキ
ングサーボ回路である。

Claims

【特許請求の範囲】記録トラックに複数の信号ブロックが設けられている記
録媒体を回転ヘッドを用いて再生するように成され、且
つ上記回転ヘッドを通常速度の２倍以上の速度で回転さ
せるようにした再生装置において、所定の信号ブロック毎に再生信号の誤り検出を行う検出
手段と、上記検出手段の検出信号とこの検出信号と対応する信号
ブロックの再生信号とが書込まれる記憶手段と、上記記憶手段に書込まれた上記検出信号の内容を調べ、
上記検出信号が誤りの無いことを検出した信号であると
き、これと対応する信号ブロックの再生信号が上記記憶
手段に再度書込まれることを阻止する手段とを設けたこ
とを特徴とする再生装置。