JPS63204309A

JPS63204309A - クロツク分配方式

Info

Publication number: JPS63204309A
Application number: JP61256060A
Authority: JP
Inventors: Nobuteru Morita; 森田　信輝; Shinichi Ishikawa; 伸一石川
Original assignee: NEC Corp; NEC Engineering Ltd
Current assignee: NEC Corp; NEC Engineering Ltd
Priority date: 1986-10-28
Filing date: 1986-10-28
Publication date: 1988-08-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は計算機システムのクロック分配方式に関し、特
に多相クロック分配回路に関する。

（従来の技術）多相クロックを制御の基準として動作する計算機システ
ムには種々の形式のものが存在するが、従来、この種の
計算機システムでのクロック分配方式は第４図に示すよ
うに構成されていた。

１１４図は多相クロック分配方式の一例を示すブロック
図であシ、８相クロック回路を示すブロック図である。

１！４図において、４０１はカクントパルスの発振回路
で、この出力を３ビツトの８進力９ンタ４０２によシ分
局し、さらにデコード回路４０３で８相クロツクを生成
して信号線４０４上に送出し、計算機システム内の各構
成ユニットに分配していた。

（発明が解決しようとする問題点）上述した従来のクロック分配方式は、デコード回路への
出力時ｆこ多相クロックが生成されている丸め、各相の
遅延量の差ｌこよる相関クロックスキューが存在し、さ
らｆ（計算機システム内の各構成ユニットに分配する際
に、線長に伴う遅延量がクロックスキューに加算されて
、相関クロックスキューが増大しているという欠点があ
る。また、相数に応じたクロック信号線が必要なため、
信号線数が多くなるという欠点がある。

本発明の目的は、多相クロックを作成する場合に相指示
コードを作成し、これを解読することによって上記欠点
を除去し、信号線数の多くならないように構成したクロ
ック分配方式を提供することにある。

（問題点を解決するための手段）本発明によるクロック分配方式は基本クロック生成手段
と、相指示コード発生手段と、複数のクロック生成手段
とを具備し、多相クロックを使用できるように構成した
計算機システムにおけるものである。

基本クロック生成手段は、発振器から基本クロックを生
成するためのものである。

相指示コード発生手段は、基本クロックを分周して相指
示コードを生成するためのものである。

複数のクロック生成手段は、それぞれ相指示コードと基
本クロックとを受信して必要とする多相クロックを生成
するためのものである。

（実施例）次に、本発明について図面を参照して説明する。

第１図は１本発明によるクロック分配方式を実現する一
実施例を示すブロック図であ〕、８相りロック回路を示
したものである。

第１図において、１０　’１は発振回路である。

１０２は発振回路１０１の出力である基本クロック信号
を相指示コード発生回路、およびクロック生成回路に分
配する信号線である。１０３は８ビツトの８進カウンタ
で構成された相指示コード発生回路であシ、基本クロッ
クが到来するごとにカウントアツプするように動作させ
て、相指示コードを発生する。１０４，１０５．１０６
はそれぞれ相指示コード信号を伝送する信号線で１、信
号線１０４〜１０６上の相指示コードはそれぞれ重みが
異なる。１０７，１０８はそれぞれ同一のクロック生成
回路であシ、計算機システム内の構成ユニットごとに置
かれている。したがって、クロック生成回路】０７のみ
についてを説明する。

１０９はデコーダ回路であシ、相指示コード１０４〜ｌ
◎６を解読して信号線１１２上に相指示化号を生成する
。１】０は信号線１１２上の相指示信号の位相を補正す
る補正回路である。１１１はＡＮＤゲートであシ、信号
線１０２上の基本クロック信号と、補正回路１１０で補
正された出力信号とのＡＮＤ条件が成立した相のクロッ
ク信号のみを出力するものである。

第２図は、第１図の８相りロック信号の位相関係を示す
タイミングチャートである。−例として第１の相指示信
号を挙げれば、タイミング（＝）における相指示コード
０〜２の組合せによ＃）％高ｌレベルになるように生成
される。８相りロック信号はタイミング（ｂ）における
ＣＬＫＩについてみると、基本クロックが１高Ｉレベル
であって、第１の相指示信号が１高ｌレベルのときに１
高Ｉレベルとして出力される。

ｗＡ８図（ａ）は、第１図に示す補正回路１１０の一構
成例を示すブロック図である。第８図（ａ）において、
３１〜３４はそれぞれインバータ、３Ｓはフリップ７０
ツブ、３６はデコーダ回路。

３７はＮＯＲゲートである。＠８図（ａ）は、信号線３
０１上の基本クロックと信号線３０５〜３０７上の相指
示コードとによシ信号線３０４上のクロック信号を出力
するまでの過程を示すブロック図である。

第８図（ｂ）は、入出力信号の位相関係を示すタイミン
グチャートである。第８図（ｂ）において、信号線３０
１上の基本クロックはインバータ３１に入力され、イン
バータ３１の出力は信号線３０２上に送出される。信号
線３０２上の出力信号が８段のインバータ３２〜３４に
入力され、インバータ３４の出力信号が２リツグフロツ
プ３５のクロック信号となり、ｍ９線３０８〜３０７上
の相指示コードからデコーダ３６によシ解読された出力
信号が７リツプフロツプ３ｓの入力信号となシ、フリッ
プフロップ３Ｂから信号線３０３上に送出される。信号
線３０３上の出力信号と信号線３０２上の出力信号とは
ＮＯＲゲート８フに加えられ、信号［３０４上の出力信
号が補正されたクロック信号となる。

インバータ３１から信号線３０２への一カイｄ号により
フリップフロップ３Ｓから信号線３０３へ送出された出
力信号は入力信号よシ遅れて確定されるので、タイミン
グ点（Ｃ）において信号線３０２上の出力信号が１低ｌ
レベルで、フリップフロップ３Ｓから信号線３０３上へ
の出力信号が１低Ｉレベルのときに、信号線３０４上へ
補正クロックが送出される。

いま、フリップフロップ３５から信号線３０３上への出
力信号よシインバータ３１から信号線３０２上への出力
信号が遅れた場合、信号線３０３上の信号のタイミング
は第８図（Ｃ）に示すようになる。このとき、信号線３
０４上に送出される補正クロック信号は幅の狭い信号に
なってしまう。このような場合に、位相の補正を行うの
が補正回路である。

任意の相数Ｎのクロックが必要な場合には、相指示コー
ド発生回路１０３を相数のＮに等しいＮ進カウンタを使
用することによって実現することが可能になる。これに
伴って、補正回路１１０およびＡＮＤゲー）１１１は、
それぞれＮ個だけ用意する必要がある。

なお、２相クロツクの場合には相指示コードが１本とな
シ、デコーダ回路１０９を省略することができ、補正回
路１１０およびＡＮＤＮＯゲート】よシ成る回路を一組
だけ用意することによシ上記機能を実現することが可能
となる。

（発明の効果）以上説明したように本発明は、多相クロックを作成する
場合に相指示コードを作成し、これを解読することによ
シ、相関クロツクス千ニーわ最小化でき、分配信号線数
を少なくすることができるという効果がある。

【図面の簡単な説明】

第１図は、８相クロツク発生回路の一実施例を示すブロ
ック図である。第２図は、第１図の動作を示すタイミングチャートであ
る。第８図（ａ）〜（Ｃ）は、補正回路の一実施例を示すブ
ロック図と、そのタイミングチャートである。第４図は、従来技術による８相クロツク発生回路の一例
を示すブロック図である。１０１−・・基本クロック発生回路１０３・・・相指示コード発生回路１０７．１０８・・・クロック生成回路１０９．３６，
４０３ｅ尋・デコーダ回路１１０・・・補正回路１１］−−−ＡＮＤゲート３１〜３４・・・インバータ３５・・・７リツプフロツプ３７・・・ＮＯＲゲート４０１・・・発振回路４０２・・・８進力ウンタ回路

Claims

【特許請求の範囲】

発振器から基本クロックを生成するための基本クロック
生成手段と、前記基本クロックを分周して相指示コード
を生成するための相指示コード発生手段と、前記相指示
コードと前記基本クロックとを受信して必要とする多相
クロックを生成するための複数のクロック生成手段とを
具備し、多相クロックを使用できるように構成したこと
を特徴とする計算機システムのクロック分配方式。