JPS6320248U - - Google Patents
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- JPS6320248U JPS6320248U JP11171786U JP11171786U JPS6320248U JP S6320248 U JPS6320248 U JP S6320248U JP 11171786 U JP11171786 U JP 11171786U JP 11171786 U JP11171786 U JP 11171786U JP S6320248 U JPS6320248 U JP S6320248U
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- JP
- Japan
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- circuit
- memory
- control device
- address generation
- generation circuit
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- 230000006870 function Effects 0.000 claims 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Description
第１図はこの考案の一実施例によるメモリ制御
装置である。第２図はこの考案の一実施例の動作
を示すタイミングチヤートである。第３図は、従
来の技術で構成されているメモリ制御装置である
。第４図は従来の技術での動作を示したタイミシ
グチヤートである。
第１図において、１は、アドレス計算回路、２
は、論理アドレスレジスタ、３は、アドレスステ
ート、４は、ページレジスタフアイル、５は、物
理ページアドレスレジスタ、６は、コントロール
データレジスタ、７は、デコーダ、８は、タイミ
ング発生回路、９は、セレクタ、１０は、セレク
タ制御回路、１１は、拡張メモリカードを示す。
なお、第３図中の１から８については第１図中の
１から８と同一であるので第３図は、同一符号を
付して示してある。
FIG. 1 shows a memory control device according to an embodiment of this invention. FIG. 2 is a timing chart showing the operation of one embodiment of this invention. FIG. 3 shows a memory control device constructed using conventional technology. FIG. 4 is a timing diagram showing the operation of the conventional technique. In FIG. 1, 1 is an address calculation circuit, 2
is a logical address register, 3 is an address state, 4 is a page register file, 5 is a physical page address register, 6 is a control data register, 7 is a decoder, 8 is a timing generation circuit, 9 is a selector , 10 is a selector control circuit, and 11 is an expansion memory card.
Note that 1 to 8 in FIG. 3 are the same as 1 to 8 in FIG. 1, so the same reference numerals are given in FIG. 3.
Claims (1)
能を有するメモリ制御装置において、拡張メモリ
アドレツシング回路が接続されているか否かを識
別する識別信号により、メモリ物理アドレス生成
回路と、このアドレス生成回路に入力するデータ
を出力する回路とを有することを特徴とする、メ
モリ制御装置。 In a memory control device having an extended memory addressing function of a digital computer, an identification signal that identifies whether or not the extended memory addressing circuit is connected is input to the memory physical address generation circuit and this address generation circuit. A memory control device comprising: a circuit that outputs data.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11171786U JPS6320248U (en) | 1986-07-21 | 1986-07-21 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11171786U JPS6320248U (en) | 1986-07-21 | 1986-07-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6320248U true JPS6320248U (en) | 1988-02-10 |
Family
ID=30991900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11171786U Pending JPS6320248U (en) | 1986-07-21 | 1986-07-21 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6320248U (en) |
-
1986
- 1986-07-21 JP JP11171786U patent/JPS6320248U/ja active Pending
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