JPS6319960B2 - - Google Patents

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JPS6319960B2
JPS6319960B2 JP54501514A JP50151479A JPS6319960B2 JP S6319960 B2 JPS6319960 B2 JP S6319960B2 JP 54501514 A JP54501514 A JP 54501514A JP 50151479 A JP50151479 A JP 50151479A JP S6319960 B2 JPS6319960 B2 JP S6319960B2
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Uiriamu Piason Uoodo
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Publication date
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Publication of JPS6319960B2 publication Critical patent/JPS6319960B2/ja
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/34—Digital stores in which the information is moved stepwise, e.g. shift registers using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C19/36—Digital stores in which the information is moved stepwise, e.g. shift registers using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using multistable semiconductor elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
    • G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage

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  • Analogue/Digital Conversion (AREA)
  • Logic Circuits (AREA)

Description

請求の範囲 １ 各々が多値データの１つの値を有する信号を
記憶する複数の記憶セルを持つ電荷転送装置シフ
ト・レジスタと、前記記憶セルの信号の値を表わ
すデータ値を検出する検出回路とを含む記憶シス
テムであつて、 前記記憶セルの１つ（b1）の信号の値と、隣接
する記憶セル（b0）の既知データ値を表わす信号
の値とを比較してその結果を表わす出力を発生す
る比較手段と、 前記比較手段による比較の前に、前記１つの記
憶セルの信号と前記既知データ値を表わす信号と
のうち値が低い方の信号に漸進変化する調節信号
を加える総和手段と、 前記比較手段からの出力信号の受信に基づき、
前記漸進変化調節信号と前記値が低い方の信号の
両値の和が前記値が低い方でない他方の信号の値
より高くなつたことを表わすエネーブル制御信号
を出力するエネーブル信号制御手段と、 前記エネーブル制御信号が接続され、前記既知
データ値を表わす信号の値を初期に記憶し、前記
エネーブル制御信号の受信まで、前記１つの記憶
セルの信号の値と前記既知データ値を表わす信号
の値との前記比較の結果に従つて前記初期記憶し
た信号の値を漸進的に増減し、前記初期記憶した
信号の値が前記１つの記憶セルの信号の値と同一
データ値を表わす値となるようにした漸進増減手
段とを含む記憶システム。
２ 前記電荷転送装置シフト・レジスタは基準信
号を記憶する記憶セルを含み、前記漸進増減手段
は前記初期記憶信号を前記基準信号の値としてプ
リセツトする手段を含む請求の範囲１項記載の記
憶システム。
３ 前記記憶システムは前記比較手段の出力を記
憶するフリツプ・フロツプ手段を含み、 前記総和手段は、 一定の調節信号と前記多値データのデータ値の
各各に対応する値を有する前記漸進変化調節信号
とを含む出力信号を発生するデイジタル−アナロ
グ変換器と、 前記デイジタル−アナログ変換器の出力信号を
受信して前記１つの記憶セルからの信号に加える
第１の総和ノード手段と、 前記デイジタル−アナログ変換器の出力信号を
受信して前記隣接する記憶セルからの信号に加え
る第２の総和ノード手段と、 前記フリツプ・フロツプ手段によつて制御さ
れ、前記デイジタル−アナログ変換器の出力信号
を前記第１及び第２の総和ノードに選択的に供給
する切換手段とを含む請求の範囲１項記載の記憶
システム。
４ 前記電荷転送装置シフト・レジスタはCCD
シフト・レジスタから成る請求の範囲３項記載の
記憶システム。
５ 前記一定調節信号は前記１つの記憶セルと前
記隣接する記憶セルとの間の最悪状態セル間信号
損失より大きく、前記多値データの各データ値の
全値間の差異より小さい値を有する請求の範囲３
項記載の記憶システム。
６ 多値データの１つのデータ値を表わす値を有
する信号を記憶する複数の記憶セルを持つ電荷転
送装置シフト・レジスタと、前記記憶セルの１つ
に記憶された第１の信号の値によつて表わされる
データ値を検出する検出回路とを含む記憶システ
ムであつて、 前記１つの記憶セルの第１の信号と既知のデー
タ値を表わす値を有する隣接する記憶セルの第２
の信号とを受信し、漸進変化する信号を前記第１
又は第２の信号に総和する総和手段と、 前記第１又は第２の信号のうち総和しなかつた
方の信号の値と前記総和後の信号の値とを比較
し、比較の結果を表示する出力を発生する比較手
段と、 前記比較手段の初期の出力を記憶する第１の記
憶手段と、 前記比較手段の出力と前記第１の記憶手段から
の前記比較手段の初期出力とを受信して、前記比
較手段の出力が前記初期出力から変化したことを
表示する制御出力を発生する制御手段と、 前記第２の信号と同一の既知データ値を表わす
値を有する信号を初期記憶し、 前記初期記憶した信号の値が前記第１の信号の
値と同一データ値を表わす値となるよう前記制御
出力の制御により前記初期記憶した信号の値を漸
進的に増減するようにした第２の記憶手段とを含
む記憶システム。
７ 前記第１の記憶手段はフリツプ・フロツプ手
段から成り、 前記総和手段は、 一定調節信号と前記多値データの各データ値に
対応する漸進変化する調節信号とを含む漸進変化
信号を発生する出力を有するデイジタル−アナロ
グ変換器と、 前記第１の信号に前記変換器からの前記漸進変
化信号を加える第１の総和ノード手段と、 前記第２の信号に前記デイジタル−アナログ変
換器からの前記漸進変化信号を加える第２の総和
ノード手段と、 前記フリツプ・フロツプ手段の制御により前記
第１又は第２の総和ノードに対し前記デイジタル
−アナログ変換器からの前記漸進変化信号を選択
的に接続する切換手段とを含む請求の範囲６項記
載の記憶システム。
８ 前記比較手段は前記第１の総和ノード手段の
出力に接続された第１の正入力端子と、前記第２
の総和ノード手段の出力を受信する第２の負入力
端子と、出力端子とを有するセンスアンプを含
み、前記センスアンプは前記第１及び第２の入力
端子の信号を比較して、前記第１の入力端子の信
号の方が大きいときは前記出力端子にロジツク値
“１”信号を発生し、前記第２の入力端子の信号
の方が大きいときは前記出力端子にロジツク値
“０”信号を発生するようにした請求の範囲７項
記載の記憶システム。
９ 前記制御手段は排他的ノア・ゲートを含む請
求の範囲８項記載の記憶システム。
１０ 前記第２の記憶手段は前記制御手段の制御
出力を受信するクロツク・エネーブル入力と、前
記フリツプ・フロツプ手段の出力を受信するアツ
プ／ダウン制御入力とを有するアツプ／ダウン・
カウンタを含む請求の範囲８項記載の記憶システ
ム。
１１ 少くとも３データ値の１つを表わす値を有
する信号を記憶する複数の記憶セルを有する電荷
転送装置シフト・レジスタと、前記記憶セルの１
つの信号のデータ値を検出する検出回路とを含む
データ記憶システムであつて、 前記１つの記憶セルの信号と隣接する記憶セル
の既知データ値を有する信号とを比較する比較手
段と、 前記比較手段による比較の前に前記１つの記憶
セルの信号又は前記隣接する記憶セルの信号に対
し一定調節信号及び漸進変化調節信号を加える総
和手段と、 前記隣接する記憶セルの信号と同一の既知デー
タ値を表わす信号を初期記憶し、該初期記憶した
信号の値が前記１つの記憶セルの信号と同一デー
タ値を表わす値となるまで前記漸進変化調節信号
に対応して前記初期記憶された信号の値を漸進的
に増減する記憶手段とを含むデータ記憶システ
ム。
１２ 前記電荷転送装置シフト・レジスタは
CCDシフト・レジスタを含む請求の範囲１１項
記載のデータ記憶システム。
技術分野 この発明は、それぞれ少くも３データ値の１を
有する電荷の形の多値データを記憶する複数の記
憶セルを持つ電荷転送装置のシフト・レジスタ
と、前記データ・セルの第１のセルに記憶された
データを検出する検出回路とを含むようなデータ
記憶システムに関する。
該電荷転送装置シフト・レジスタの１例は電荷
結合装置（CCD）シフト・レジスタがある。
背景技術 電荷転送装置シフト・レジスタに関する１つの
問題は、シフト中に電荷の損失が発生するという
傾向があるため、シフト・レジスタに記憶されて
いるデータを正しく信頼性をもつて検出すること
が困難であるということである。電荷の損失は装
置によつて異なり、また温度の変化及びクロツキ
ングの周波数や装置の物理的寸法などの変化にも
影響される。
ここに特定した種類のデータ記憶システムは米
国特許第3929171号明細書から知ることができる。
この既知のシステムによると、それは再循還電荷
転送装置シフト・レジスタを使用してアナログ・
データを記憶し、該シフト・レジスタの出力と入
力との間の再循環路には可変利得増幅器を使用し
ている。この増幅器の利得は仲よくこのシステム
の全ループ利得を維持するために周期的に調節さ
れる。この利得調節は該シフト・レジスタを通つ
て伝搬される前と伝搬後の基準信号パルスの振幅
を比較する比較器の制御のもとに行われる。
発明の開示 この既知のシステムは可変利得増幅器を用意し
制御する必要性から複雑かつ高価となる欠点を有
する。
この発明の目的は、特に前述の欠点を除去する
ようなデータ記憶システムを提供することであ
る。
故に、この発明によると、それは記憶セルの第
１記憶セルに記憶されたデータと該第１記憶セル
に隣り合う前記記憶セルの第２記憶セルに記憶さ
れた既知データとをそれぞれ表わす信号を供給す
る装置と、検出回路とを含むことを特徴とし、更
に該検出回路はデータを表わす信号の１に対して
増算的に変化する成分を含む調節信号を加えて第
１及び第２信号を提供する加算装置と、前記第１
及び第２信号を比較して比較信号を提供する比較
装置と、初期に前記既知データを表わす値を有す
る出力信号を供給し前記調節信号の変化に応じ前
記比較信号に従つて前記出力が前記第１記憶セル
に記憶されたデータを表わす値を持つまで増算的
に前記出力信号を変化させることができる増算可
能装置とを含むことを特徴とするデータ記憶シス
テムが提供される。
直前に述べたデータ記憶システムのもう１つの
利点は各記憶セルが多値データ記憶容量を有する
という点から、高いビツト密度システムを提供す
ることができるということである。更に、このシ
ステムの利点は、シフト中にセル間損失が発生し
ても信頼性のある記憶データの検出を行うことが
できるということである。
次に、この発明の１実施例を添付図面を参照し
てその例により詳細に述べる。
【図面の簡単な説明】
第１図はこの発明によるシフト・レジスタと検
出回路とを含むデータ記憶システムを例示する
図、 第２図はこの発明により、シフト・レジスタの
単一セルに記憶されたデータの量とバイナリ・シ
フト・レジスタに２つのセルを要する同一量のデ
ータとを比較する表の図、 第３図は第１図の検出回路を例示する図、 第４図は第３図のＤ／Ａコンバータを例示する
回路図、 第５図は第４図に表わされているＤ／Ａコンバ
ータの動作を例示する表の図、 第６図は、第１図に示す検出回路を含むデータ
記憶システムに供給されるクロツク・パルスを例
示するタイミング図、 第７図は３つの典形的事例によつて、第３図の
検出回路の動作を例示する表の図である。
発明を実施するための最良の形態 第１図にはデータ記憶システム１０が例示され
ている。このデータ記憶システム１０には電荷結
合装置（CCD）シフト・レジスタ１２のような
電荷転送装置が含まれている。周知のように、
CCDはポテンシヤル・ウエル（Potential well）
にチヤージ・パケツト（Charge packet）を記憶
し、直列シフト・レジスタとして作用させるため
に、そのチヤージ・パケツトをひと続きの記憶ま
たはセル位置に沿つてセルからセルへ移動若しく
は転送するように作用する。説明のために、第１
図及び第６図のタイミング図では、シフト・レジ
スタ１２のデータのシフテイングは、クロツクＡ
（CLK Ａ）信号の各クロツク・パルスが供給さ
れたときに行なわれるように表わされている。し
かし、当業者間に知られているように、典形的な
CCDについては、複数の多相クロツク・パルス
が周知の方法で供給されて、セルからセルへのデ
ータの各シフト若しくは転送を行わせるようにし
ている。
該シフト・レジスタ１２内の個々のセルはb0乃
至boとラベルされる。この記憶システム１０は多
値且つ非バイナリ・データを記憶し、ここに開示
している実施例では、各セルb0乃至boは各異なる
信号若しくは電圧値で表わされる４つの可能なデ
ータ・レベル（data level）「０」「１」「２」
「３」の１を記憶する。この構成により、該シフ
ト・レジスタ１２は、各セルが２つの可能なデー
タ・レベルの１のみを記憶し得るようなバイナ
リ・データを記憶する類似のシフト・レジスタよ
り多くのデータを、約その２倍記憶することがで
きる。これは第２図の表に例示されており、該シ
フト・レジスタ１２の各セルに記憶することがで
きる４種のおこり得る各データ・レベルに対して
バイナリ・シフト・レジスタの２つのセルを必要
とする同一のデータ量を比較させて表わしてあ
る。
この実施例では４つのデータ・レベルのみが該
シフト・レジスタ１２の各セルに記憶されるよう
になつているが、データ・レベルの数はほとんど
どのような数でも１個のセルに記憶することがで
き、この発明に従つて検出を行うことができると
いうことは明らかである。勿論、データ・レベル
の個数の選択については実際的制約がある。その
制約とは、CCDが連続するデータ・レベル間の
顕著な電圧値の差異を保ち、データ・レベルの最
高値をCCDをこわすことなく記憶することがで
きる最高の電圧値に制限しなければならないとい
うようなことである。
第１図のb0，b1に見られるような２つの最右セ
ル位置は検出回路２０の２つのデータ入力に接続
される。該検出回路２０の出力は、後程詳細に述
べるような方法で、セル位置b1内の信号のデー
タ・レベルを出力し、そしてそのデータ・レベル
をその完全な信号又は電圧値に再生する。セル位
置b0には、最初、基準若しくはマーカ信号が負荷
される。その故、シフト・レジスタ１２は合計ｎ
−１のデータ・デイジツトとそれにマーカ・デイ
ジツトを加えた数を記憶することができる。マー
カ・デイジツトは、２つの隣り合うセル位置b0及
びb1の電圧若しくは信号間の差異を感知すること
によつて、システム１０でデータ・レベルの検出
を行わせるようにするために供給されるものであ
る。セル位置b0内のデータ・レベルは、それは最
初からマーカ・デイジツトであるか、セル位置b1
にあつたときにすでに確認されていたかいずれか
の故に、常に既知である。そのマーカ・デイジツ
トの値は４個の存在し得るデータ・レベルのいず
れか１つであつてもよい。
隣り合うセル位置b0及びb1の電圧若しくは信号
を感知することができるようにするための該レジ
スタ１２の構造の実際の方法はこの説明の目的か
ら重要ではない。しかし、シフト・レジスタ１２
がCCDの場合には、「浮遊ゲート」（floating
gate）のような従来のゲートが各２つのセル位置
b0及びb1に物理的に設けられて、該セル位置の信
号を該検出回路２０に供給する。
該検出回路の出力は電界効果トランジスタ
（FET）２２を用いて該シフト・レジスタ１２の
入力に供給される。シフト・レジスタを通してデ
ータが再循環されるべきときには、エネーブリン
グ（enabling）信号RCCR（再循環）が該FET２
２のゲートに供給される。FET２２が導通状態
になると、セルb0のデータ・ビツトは、検出回路
２０でもとの完全な値に再生された後に、該
FET２２を通してセルboに送られる。
検出回路２０はセル位置b0及びb1からのデータ
入力を受信するほか、後程詳細に述べるようなク
ロツキング信号CLK Ｂ，CLK Ｃ，CLK Ｄ，
CLK Ｅ及び基準電圧Vrを受信する。検出回路２
０は第３図に詳細に例示されている。
検出回路２０は、第３図においては、感応増幅
器３０及びフリツプ・フロツプ３２を含むように
表わされている。該増幅器３０は第１の正（＋）
入力端子と第２の負（−）入力端子とを有する。
該増幅器３０の負入力端子は加算ノード３４によ
つてb0セルに接続され、又その正入力端子は加算
ノード（summing node）３６によつてb1セルに
接続される。加算ノード３４及び３６からの信号
はそれぞれS0及びS1と指定される。増幅器３０は
信号S0とS1とを比較して、S0の方が大きい場合に
は「０」論理レベル信号を出力し、S1の方が大き
い場合には「１」論理レベル信号を出力する出力
SAを持つような従来の設計の差動増幅器であつ
てよい。
該検出回路２０はそのほか、バイナリ・カウン
タ３８とデイジタル−アナログ（Ｄ／Ａ）変換器
４０を含む。該Ｄ／Ａ変換器４０は該バイナリ・
カウンタ３８の２つの出力BC1及びBC2と、基準
電圧Vrとを受信する。バイナリ・カウンタ３８
はクロツキング信号CLK Ｅを受信して、その
CLK Ｅ信号の各クロツク・パルスに応答してそ
の出力BC1及びBC2に表わされるバイナリ数を１
だけ進める。該Ｄ／Ａ変換器４０は該カウンタ３
８の出力BC1及びBC2からの信号を増算調節信号
（incrementing adjustment signal）に変換する。
該増算調節信号は該変換器４０の出力VD/Aに現わ
れ、４つの存在し得るデータ・レベル「０」「１」
「２」「３」のそれぞれに対応する値を有する。該
Ｄ／Ａ変換器４０は、また、その出力VD/Aにおけ
る各データ・レベルに対して小さい一定調節電圧
Vaを加える。
第４図はＤ／Ａ変換器４０の詳細を例示するも
のである。該Ｄ／Ａ変換器は信号BC1及びBC2を
受信し、そして個の電界効果トランジスタ
（FET）４４，４５，４６，４７の各ゲートにそ
れぞれ接続される４つの出力を持つような従来設
計のデコーダ４２を含んで構成される。各FET
はそれぞれ個の抵抗R0，R1，R2，R3の１つに接
続され、抵抗RD/Aを使用して接地される。図示さ
れているように、４個の抵抗R0，R1，R2，R3
は、更に基準電圧Vrに接続される。
次に、第４図及び第５図の表を参照してＤ／Ａ
変換器４０の動作を説明する。第５図の表はタイ
ム（time）t1，t2，t3，t4，t5におけるカウンタ３
８の出力BC1及びBC2の値とＤ／Ａ変換器４０の
出力VD/Aとを例示するものである。該変換器４２
はカウンタ３８の出力BC1及びBC2における各４
つの存在し得る信号の組合せに応答して該デコー
ダ４２の出力の１を可能化し、そしてFET４４，
４５，４６，４７の１つを可能化する。抵抗R0，
R1，R2，R3はそれぞれ抵抗RD/Aとともに分圧器
を形成し、該抵抗RD/Aの両端に各４つの電圧レベ
ル（調節電圧Vaに加え）を供給するように選ば
れた値を有する。このようにして、タイムt1及び
t2において、BC1及びBC2両者が「０」の場合は
FET４４は導通であり、抵抗RD/Aの両端の電圧
VD/AはVaである。タイムt3では、FET４５が導通
であり、VD/Aはデータ・レベル「１」＋Vaであ
る。タイムt4では、FET４６が導通であり、VD/A
はデータ・レベル「２」＋Vaである。タイムt5で
は、FET４７が導通であり、VD/Aはデータ・レ
ベル「３」＋Vaである。第４図及び第５図及び第
６図のタイミング図からわかるように、クロツク
CLK Ｅ信号はタイムt3，t4，t5においてカウンタ
３８とＤ／Ａ変換器４０とを進め、タイムt1にお
いてカウンタ３８を０に戻してＤ／Ａ変換器４０
の出力Vaにするクロツク・パルスを有する。
再び第３図を参照する。加算ノード３４，３６
はそれぞれ電界効果トランジスタ（FET）５０，
５２によつて該Ｄ／Ａ変換器の出力VD/Aに接続さ
れる。該FET５０のゲートはフリツプ・フロツ
プ３２の出力Ｑに接続され、FET５２のゲート
は該フリツプ・フロツプ３２反転出力に接続さ
れる。FET５０及び５２をフリツプ・フロツプ
（Ｆ／Ｆ）３２へ接続する理由及び調節電圧Vaの
存在理由は検出回路２０を述べるときに、後で明
らかになるであろうが、ここで簡単に述べると、
該フリツプ・フロツプ３２はＤ／Ａ変換器４０の
増算出力VD/Aを電圧レベルが低くなつたセルb0又
はb1からの信号に加算させるように作用する。調
節電圧Vaはb0とb1間のセル間損失を補償する。
b0とb1とが同一データ・レベルであるか、該セル
b0及びb1の１にVD/Aを加えた後にS0とS1とが同一
データ・レベルであれば、調節電圧Vaはそれに
加えられる信号を、増幅器３０で感応される信号
の大きい方にする。
２つの隣り合うセルの信号に生じた信号の減衰
がほぼ同一の場合は、普通、セル間の損失は非常
に小さいであろうから、Vaは少くもb0及びb1間
に存在し得るセル間損失の最悪状態よりわずかに
大きな値を持たなければならない。典型的な
CCDでは、各４つのデータ・レベル間の電圧若
しくは信号値の差異は同一であると思われるか
ら、Vaの満足な値は各完全な電圧値間の差異の
１／２であるだろう。しかし、Vaは４つのデータ・
レベルの各完全な電圧値間の差異を越えるべきで
ない。さもないと、増幅器３０は誤つた比較をす
るかもしれない。
フリツプ・フロツプ３２はそのリセツト入力に
クロツクCLK Ｂ信号を受信するようになつてお
り、セルb1の読出しが開始されるときに該フリツ
プ・フロツプを「０」にリセツトする。更に、該
フリツプ・フロツプ３２は、増幅器３０の出力
SAからのデータ・レベル（「０」か「１」のどち
らか）を該フリツプ・フロツプにクロツク・イン
するようにしたクロツク入力CLKにクロツク
CLK Ｃ信号を受信する。
増幅器３０の出力SAとフリツプ・フロツプ３
２の出力Ｑとは排他的ノア（EXCLUSIVE
NOR）制御ゲート５４の入力に接続される。該
ゲート５４の出力はエネーブル制御信号を出力す
る。該出力は増／減（Ｕ／Ｄ）カウンタ５６のク
ロツク・エネーブル入力CLK ENに接続される。
そのほか、カウンタ５６はそのクロツク入力
CLKにクロツクCLK Ｄ信号を受信し、そのリセ
ツト入力にリセツト信号を、その増／減（Ｕ／
Ｄ）入力にフリツプ・フロツプ３２の出力Ｑから
の信号をそれぞれ受信する。増／減（up／
down）カウンタ５６はクロツク・パルスCLK
Ｄに応答して、４つのデータ・レベル「０」「１」
「２」「３」を通してカウントし、それはその出力
QU/Dにそれぞれの完全な信号若しくは電圧値で現
われるだろう。該QU/Dにおける信号は各読出しサ
イクルの終りでセルb1の信号のデータ・レベルに
なるだろう。該クロツク・エネーブル入力はゲー
ト５４の出力から「１」を受信したときに該カウ
ンタを可能化する。また、カウンタ５６は、該ゲ
ート５４の出力から「０」を受信したときにはデ
イセーブル（disable）され、信号CLK Ｄのクロ
ツク・パルスに応答してカウントしないであろ
う。
カウンタ５６のリセツト入力はマーカ・デイジ
ツトがセルb0に到着したときに、マーカ信号若し
くはデイジツトと同一データ・レベルに該カウン
タをリセツトすることに使用される。該リセツト
信号はメモリー・コントローラのような該検出回
路２０の外部の信号源から発生させることができ
るが、シフト・レジスタ１２内の各セル間シフト
に応答してカウントし、マーカ・ビツトがb0に到
達するごとに該カウンタ５６をリセツトする信号
を発生させるような追加のカウンタ回路（図示し
ていない）を含むように、該検出回路にそれを追
加することができる。該シフト・レジスタ１２は
１個のマーカ・デイジツトのみを持つように説明
したが、該シフト・レジスタのセル間に１より多
いマーカ・デイジツトを設け、そのマーカ・デイ
ジツトの１つがセルb0に到達する度ごとに該増／
減（up／down）カウンタ５６をリセツトするこ
とができるようにすることができるのは当然であ
る。
次に、第３図及び第６図を参照して検出回路２
０の動作を説明する。該検出回路はマーカビツト
がセルb0にあるときにイニシヤライズ
（initialize）される。もし、マーカ・デイジツト
が、例えばデータ・レベル「０」を与えられる
と、該増減カウンタ５６は、該カウンタ５６の出
力QU/Dに「０」データ・レベル信号が現われるよ
うにリセツトされる。
第６図は、第１読出サイクルTa中と、第２読
出サイクルTbの１部とにおいて発生する信号
CLK Ａ，Ｂ，Ｃ，Ｄ，Ｅを例示したタイミング
図である。各読出サイクルはタイムt1乃至t5と指
定された５時点においてマークされる。タイムt1
で、信号CLK Ａのクロツク・パルスは、前にセ
ルb1にあつた信号を今度はセルb0にあるように該
シフト・レジスタのデータをシフトする。今、b0
内の信号のデータ・レベルは既知であるが、それ
はマーカ・デイジツトであるか、又はそのレベル
がb1にあつたときに前もつて確認されていたため
に既知であるかのいずれかである。またタイムt1
では、信号CLK Ｂのクロツク・パルスはフリツ
プ・フロツプ３２（第３図）の出力Ｑ及びにそ
れぞれ「０」及び「１」が現われるように該フリ
ツプ・フロツプをリセツトし、信号CLK Ｅのク
ロツク・パルスはバイナリ・カウンタ３８を
「０」に戻す。
タイムt1とt2との間の期間中、増幅器３０は信
号S0とS1とを比較する。今、Ｑは「０」であり、
FET５０は非導通であるから、S0はb0と同一値
を有する。他方、は「１」であり、FET５２
が導通であるから、電圧VD/Aはその初期の値Va
にb1の値を加算ノード３６で加算したものにな
る。増幅器３０の出力SAはS0か又はS1が大きい
かによつて、「０」か「１」のいずれかになるだ
ろう。増幅器３０の出力SAは、タイムt2で、信
号CLK Ｃのクロツク・パルスによつて該フリツ
プ・フロツプにクロツク・インされる。
t2及びt3間の期間において、増幅器３０は、再
びS0とS1とを比較し、フリツプ・フロツプ３２の
出力Ｑ及びの信号に従い、出力VD/A（その値は
まだVaを有する）がb0又はb1のいずれかに加え
られる。更に、同期間中、増幅器３０の出力SA
及びフリツプ・フロツプ３２の出力Ｑは排他的ノ
ア・ゲート５４に供給される。b0及びb1が同一デ
ータ・レベルであれば、出力SAは「０」であり、
出力Ｑは「１」であり、該ゲート５４の出力は
「０」となるだろう。ゲート５４の該出力「０」
は増／減カウンタ５６の入力CLK ENに供給さ
れて該カウンタ５６をデイセーブルする。他方、
b0がb1より大であれば、出力SA及びＱは両方と
も「０」であり、そしてb0がb1より小であれば、
出力SA及びＱは両方とも「１」であつて、この
どちらの状態も該ゲート５４の出力を「１」にす
る。このゲート５４の出力「１」は該増／減カウ
ンタ５６の入力CLK ENに供給されて該カウン
タ５６を可能化する。
更に、また、タイムt2とt3間の同一期間中に、
フリツプ・フロツプ３２の出力Ｑは該カウンタ５
６の入力Ｕ／Ｄにも供給され、カウンタ５６がそ
のデータ・レベルからカウント・アツプ（増算）
するかカウント・ダウン（減算）するかを決定
し、それをその出力QU/Dに提供する。その出力の
データ・レベルはセルb0のデータ・レベルと同一
であるだろう。もし、Ｑが「１」の場合、カウン
タ５６はカウント・アツプし、Ｑが「０」の場
合、該カウンタ５６はカウント・ダウンする。
タイムt3，t4，t5においては、信号CLK Ｄのク
ロツク・パルスはカウンタ５６の入力CLKに供
給され、信号CLK Ｅのクロツク・パルスはバイ
ナリ・カウンタ３８に供給されてＤ／Ａ変換器４
０を進める。Ｄ／Ａ変換器４０の出力VD/Aはこれ
ら各タイム中、フリツプ・フロツプ３２の出力Ｑ
及びの信号に従い、同一データ・レベルの加算
ノード３４又は加算ノード３６のいずれかに供給
される。該出力Ｑ及びは、b1のデータ・レベル
がb0のデータ・レベルより大きい場合にはFET
５０がタイムt3，t4，t5で導通し、b0のデータ・
レベルがb1のデータ・レベルより大きい場合には
FET５２が導通するように該FET５０及び５２
を制御する。
該増／減（up／down）カウンタ５６の出力
QU/Dは信号CLK Ｄの各クロツク・パルスと同時
に増算（increment）または減算（decrement）
することができる。しかし、Ｄ／Ａ変換器の出力
VD/Aが、b0とb1のうちの小さい方に加えられて、
その結果生じた信号がb0とb1のうちの大きい方を
越えるような値に増算された場合、増幅器３０の
出力SAは変化し、該ゲート５４の出力は「０」
となるだろう。次に、増／減カウンタ５６は、信
号CLK Ｄの次のクロツク・パルスが供給される
前に、その入力CLK ENに「０」が供給されて
デイセーブルされ、その出力QU/Dはb1の信号と同
一データ・レベルとなり、次の読出しサイクル
Tb（第６図）までそのデータ・レベルが維持され
る。
次の読出しサイクルTbの最初のタイムt1で、デ
ータは信号CLK Ａによつてシフト・レジスタ１
２にシフト入力され、フリツプ・フロツプ３２は
信号CLK Ｂによつて再びリセツトされる。同時
に、バイナリ・カウンタ３８は信号CLK Ｅのク
ロツク・パルスを受信し、その出力BC1及びBC2
をバイナリ０に戻す。
検出回路２０の読出しサイクルTbにおける残
りの動作は最初の読出しサイクルTaの動作と同
一方式で進行する。
例を使用して検出回路２０の動作を例示するた
めに、第７図の表は３つの異なる事例における
b0，b1，Ｑ，，S0，S1，SA、ゲート５４の出
力、及び検出回路のデータ出力等を表示する。
第３図の回路及び第６図のタイミング図ととも
に第７図をみると、事例１では、b0及びb1両信号
は「０」である。タイムt1で、Ｑは信号CLKBで
「０」にリセツトされ、Ｄ／Ａ変換器４０の出力
VD/A（そのときVaの値で）は加算ノード３６でb1
に加えられる。S1はS0より大であるから、増幅器
３０の出力SAは「１」となる。タイムt2で、SA
からの「１」はフリツプ・フロツプ３２にクロツ
ク・インされて、Ｑが「１」になる。そこで、
Vaが加算ノード３４でb0に加えられ、S0は今S1
より大であるから、出力SAは「０」になる。ゲ
ート５４の出力は「０」となり、増／減カウンタ
５６をデイセーブルする。かくして、Ｄ／Ａ変換
器４０は増算してS0の値を増算するが、増／減カ
ウンタ５６の出力QU/D（データ出力もまた）はそ
のもとのb0データ・レベル「０」に維持され、b1
も「０」であるということを表示している。
第７図の事例２では、b0は「０」であり、b1は
「２」である。タイムt1で、Ｑは「０」にリセツ
トされ、それ故S0が「０」であり、そしてＤ／Ａ
変換器４０の出力VD/A（そのとき、Vaの値であ
る）はb1に加算されてS1に２＋Vaの値を与える。
S1はS0より大であるから、増幅器３０の出力SA
は「１」となり、それはフリツプ・フロツプ３２
にクロツク・インされ、タイムt2でＱに現われ
る。そのとき、Ｄ／Ａ変換器４０の出力における
Vaは、S0がVaであり、S1が「２」であるように
b0に加えられる。出力SAは「１」となり、次い
でゲート５４の出力は「１」となつて、増／減カ
ウンタ５６を可能化する。Ｑの「１」によりカウ
ンタ５６は増算する。Ｄ／Ａ変換器はタイムt3で
「１＋Va」に増算され、次いで、t4で「２＋Va」
に増算されて、最後にS0の値をS1の値以上にす
る。そのとき、SAは「０」となり、そしてゲー
ト５４の出力は「０」となつて、データ出力の最
終値が「２」となるようにカウンタ５６をデイー
セーブルする。タイムt5において、Ｄ／Ａ変換器
は更に１を増算してS0を「３＋Va」となるよう
にするが、それは増／減カウンタ５６には影響し
ない。
事例３では、b0は「３」であり、b1は「０」で
ある。S1はタイムt1でS0より小であるから、Ｑは
タイムt2で「０」に維持され、その後カウンタ５
６をカウント・ダウン（減算）させる。該ゲート
５４の出力はタイムt2，t3，t4では「１」であり、
カウンタ５６を可能化して、データ出力がタイム
t5で「０」になつた後までそれを減算する。
ここで、セルb1の信号の値はセルb0及びb1から
の信号を比較して確認され、そのb0の値は、マー
カ・ビツトの値であり増／減カウンタ５６がその
値にリセツトされたか、またはちようどセルb1か
らシフトされた信号の値を持ち、その信号の値は
前の読出しサイクルから得られたカウンタ５６の
データ出力の値であるかのいずれかであるために
既知である等のことがわかつた。いずれの場合に
しても、セルb1からの信号で表わされるデータ・
レベルの決定は、この技術分野で普通に行われて
いるような外部の基準電圧を使用せずに、セルb0
からの既知の信号と比較することによつて行われ
る。もし、大きな未知の信号減衰または損失がシ
フト中に発生した場合でも、この４データ・レベ
ルを表わす信号がセルb1に到達する前に完全に消
散されない限り、信頼性のあるその確認が行われ
る。
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