JPH0628868A - メモリーデバイス - Google Patents
メモリーデバイスInfo
- Publication number
- JPH0628868A JPH0628868A JP4113956A JP11395692A JPH0628868A JP H0628868 A JPH0628868 A JP H0628868A JP 4113956 A JP4113956 A JP 4113956A JP 11395692 A JP11395692 A JP 11395692A JP H0628868 A JPH0628868 A JP H0628868A
- Authority
- JP
- Japan
- Prior art keywords
- data
- ccd
- memory device
- array
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/42—Out-of-phase gating or clocking signals applied to counter stages
- H03K23/46—Out-of-phase gating or clocking signals applied to counter stages using charge transfer devices, i.e. bucket brigade or charge coupled devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
Landscapes
- Dram (AREA)
Abstract
(57)【要約】
【目的】 比較的製造が容易であり、かつ回路規模が小
さいアナログメモリあるいは多値メモリを実現するため
のメモリデバイスを提供することを目的とする。 【構成】 リニアに配列されたＣＣＤアレイＡｉと、こ
のＣＣＤアレイＡｉの一端のＣＣＤに接続され、始端で
のデータ入力のためのリフレッシュ回路Ｒと、ＣＣＤア
レイの他端のＣＣＤに接続され、データの劣化を防止す
るためのシェーピング回路Ｓと、このシェーピング回路
Ｓの出力を前記のリフレッシュ回路Ｓの入力に接続する
フィードバックラインＦＬと、前記ＣＣＤアレイのデー
タ転送を行う位相差クロックラインＣＬからなる。
さいアナログメモリあるいは多値メモリを実現するため
のメモリデバイスを提供することを目的とする。 【構成】 リニアに配列されたＣＣＤアレイＡｉと、こ
のＣＣＤアレイＡｉの一端のＣＣＤに接続され、始端で
のデータ入力のためのリフレッシュ回路Ｒと、ＣＣＤア
レイの他端のＣＣＤに接続され、データの劣化を防止す
るためのシェーピング回路Ｓと、このシェーピング回路
Ｓの出力を前記のリフレッシュ回路Ｓの入力に接続する
フィードバックラインＦＬと、前記ＣＣＤアレイのデー
タ転送を行う位相差クロックラインＣＬからなる。
Description
【０００１】
【産業上の利用分野】この発明はメモリーデバイスに係
り、特にアナログデータまたは多値データの格納に有利
なメモリーデバイスに関する。
り、特にアナログデータまたは多値データの格納に有利
なメモリーデバイスに関する。
【０００２】
【従来技術】プログラマブルコンピュータとしてデジタ
ルコンピュータが発達した理由は、デジタルメモリーの
小型化、大容量化がアナログメモリーに比較して著しく
急速に進展したためであったと思われるが、近年デジタ
ルＬＳＩの高密度化に限界が見えはじめており、デジタ
ルコンピュータの発達が有限なものであることが明らか
になりつある。しかし従来、メモリのアナログ化あるい
は多値化のためには回路規模が拡大しかつ製造プロセス
が複雑化する。
ルコンピュータが発達した理由は、デジタルメモリーの
小型化、大容量化がアナログメモリーに比較して著しく
急速に進展したためであったと思われるが、近年デジタ
ルＬＳＩの高密度化に限界が見えはじめており、デジタ
ルコンピュータの発達が有限なものであることが明らか
になりつある。しかし従来、メモリのアナログ化あるい
は多値化のためには回路規模が拡大しかつ製造プロセス
が複雑化する。
【０００３】
【発明が解決しようとする課題】この発明はこのような
従来の問題点を解消すべく創案されたもので、比較的製
造が容易であり、かつ回路規模が小さいアナログメモリ
あるいは多値メモリを実現するためのメモリデバイスを
提供することを目的とする。
従来の問題点を解消すべく創案されたもので、比較的製
造が容易であり、かつ回路規模が小さいアナログメモリ
あるいは多値メモリを実現するためのメモリデバイスを
提供することを目的とする。
【０００４】
【課題を解決する手段】この発明に係るメモリデバイス
は、リニアなＣＣＤアレイ上でデータを循環させて複数
のアナログデータを保持するものであり、始端でのデー
タ入力のためにリフレッシュ回路を設け、データの劣化
を防止するためにシェーピング回路を設けている。
は、リニアなＣＣＤアレイ上でデータを循環させて複数
のアナログデータを保持するものであり、始端でのデー
タ入力のためにリフレッシュ回路を設け、データの劣化
を防止するためにシェーピング回路を設けている。
【０００５】
【作用】この発明に係るメモリデバイスによれば、製造
が簡単であり、かつ回路規模が小さいアナログメモリあ
るいは多値メモリを実現し得る。
が簡単であり、かつ回路規模が小さいアナログメモリあ
るいは多値メモリを実現し得る。
【０００６】
【実施例】次にこの発明に係るメモリデバイスの１実施
例を図面に基づいて説明する。図１はメモリデバイスの
構成を示す概念図であり、メモリデバイスＭＥＭは複数
のＣＣＤアレイＡ１〜Ａｎを並列して設けてなり、各Ｃ
ＣＤアレイＡには、入力端Ｅｉにリフレッシュ回路Ｒ、
出力端Ｅｏにシェーイピング回路Ｓが接続されている。
リフレッシュ回路Ｒは、入力データＤｉに対応した電荷
を入力端ＥｉのＣＣＤに与え、一方シェーイピング回路
Ｓは、出力端Ｅｏから出力されたデータを整形する。こ
の整形は入力端へフィードバックするデータのレベル整
形であり、アナログメモリの場合には、いわゆるレベル
シフト回路である。また多値メモリの場合には、図２に
示すように、いわゆる多値のＡ／Ｄコンバータである。
なお、出力端Ｅｏから入力端Ｅｉへのデータフィードバ
ックはフィードバックラインＦＬを介して行われる。
例を図面に基づいて説明する。図１はメモリデバイスの
構成を示す概念図であり、メモリデバイスＭＥＭは複数
のＣＣＤアレイＡ１〜Ａｎを並列して設けてなり、各Ｃ
ＣＤアレイＡには、入力端Ｅｉにリフレッシュ回路Ｒ、
出力端Ｅｏにシェーイピング回路Ｓが接続されている。
リフレッシュ回路Ｒは、入力データＤｉに対応した電荷
を入力端ＥｉのＣＣＤに与え、一方シェーイピング回路
Ｓは、出力端Ｅｏから出力されたデータを整形する。こ
の整形は入力端へフィードバックするデータのレベル整
形であり、アナログメモリの場合には、いわゆるレベル
シフト回路である。また多値メモリの場合には、図２に
示すように、いわゆる多値のＡ／Ｄコンバータである。
なお、出力端Ｅｏから入力端Ｅｉへのデータフィードバ
ックはフィードバックラインＦＬを介して行われる。
【０００７】各ＣＣＤアレイＡｉは図３のように構成さ
れ、ｎ形基盤ＮＢ上にＳｉＯ2膜Ｆを形成し、この膜Ｆ
上に電極Ｅを複数配列してなる。各電極Ｅは１個の保持
データに対応し、隣接する３個の電極には異なる位相の
クロックΦ１〜Φ３（図４）が位相差クロックラインＣ
Ｌから入力されている。これらのクロックは、あるポテ
ンンシャル井戸に蓄えられた少数キャリヤを出力側隣接
電極の負電圧によって、より出力側に転送する。
れ、ｎ形基盤ＮＢ上にＳｉＯ2膜Ｆを形成し、この膜Ｆ
上に電極Ｅを複数配列してなる。各電極Ｅは１個の保持
データに対応し、隣接する３個の電極には異なる位相の
クロックΦ１〜Φ３（図４）が位相差クロックラインＣ
Ｌから入力されている。これらのクロックは、あるポテ
ンンシャル井戸に蓄えられた少数キャリヤを出力側隣接
電極の負電圧によって、より出力側に転送する。
【０００８】ここにＣＣＤは通常のＤＲＡＭのセルに比
較し著しく構造が単純であり、１データ（アナログ）の
保持に要する面積が小さい。各ＣＣＤアレイＡｉには、
セレクタＳＥＬを介して入力データが与えられ、一方各
ＣＣＤアレイの出力データＤｏはマルチプレクサＭＵＸ
を介して択一的に出力される。メモリデバイスのランダ
ムアクセスを行う際には、ＣＣＤアレイの選択を行った
後に、ＣＣＤアレイ上でデータを転送する。これによっ
て、書き込み時には入力端ＥｉのＣＣＤに所望のデータ
を転送し、また読み出し時には出力端Ｅｏに所望のデー
タを転送する。このデータ転送時間の最大値は１個のＣ
ＣＤアレイ中のＣＣＤ数に１サイクルの転送時間を乗じ
たものであり、従って、ＣＣＤアレイを複数設けること
により、各ＣＣＤアレイのＣＣＤ数を減少させることが
可能であり、ランダムアクセスのための転送サイクル数
を減少でき、アクセス時間を短縮し得る。
較し著しく構造が単純であり、１データ（アナログ）の
保持に要する面積が小さい。各ＣＣＤアレイＡｉには、
セレクタＳＥＬを介して入力データが与えられ、一方各
ＣＣＤアレイの出力データＤｏはマルチプレクサＭＵＸ
を介して択一的に出力される。メモリデバイスのランダ
ムアクセスを行う際には、ＣＣＤアレイの選択を行った
後に、ＣＣＤアレイ上でデータを転送する。これによっ
て、書き込み時には入力端ＥｉのＣＣＤに所望のデータ
を転送し、また読み出し時には出力端Ｅｏに所望のデー
タを転送する。このデータ転送時間の最大値は１個のＣ
ＣＤアレイ中のＣＣＤ数に１サイクルの転送時間を乗じ
たものであり、従って、ＣＣＤアレイを複数設けること
により、各ＣＣＤアレイのＣＣＤ数を減少させることが
可能であり、ランダムアクセスのための転送サイクル数
を減少でき、アクセス時間を短縮し得る。
【０００９】図５は以上のメモリデバイスＭＥＭを用い
たニューロデバイスを示すブロック図であり、メモリデ
バイスの出力は、乗算器ＭＵＬに入力されている。乗算
器ＭＵＬにはレジスタＲＥＧのデータも入力され、両者
の乗算結果が算出される。乗算器ＭＵＬの出力は積算器
ＡＣに入力され、ここで積算値が求められる。通常ニュ
ーラルネットワークの演算においては、 Σ（Ｗｉ×Ａｉ） Ｗｉ：重み Ａｉ：入力 の積算が必要であり、図５の回路によってこの演算が実
行される。なお、この演算におけるデータの順序は一定
であり、入力データに対して重みデータ（メモリデバイ
ス内に保存）を順次読み出せばよいので、ランダムアク
セスは不要であり、上記メモリデバイスの特長を最大限
に活かすことができる。
たニューロデバイスを示すブロック図であり、メモリデ
バイスの出力は、乗算器ＭＵＬに入力されている。乗算
器ＭＵＬにはレジスタＲＥＧのデータも入力され、両者
の乗算結果が算出される。乗算器ＭＵＬの出力は積算器
ＡＣに入力され、ここで積算値が求められる。通常ニュ
ーラルネットワークの演算においては、 Σ（Ｗｉ×Ａｉ） Ｗｉ：重み Ａｉ：入力 の積算が必要であり、図５の回路によってこの演算が実
行される。なお、この演算におけるデータの順序は一定
であり、入力データに対して重みデータ（メモリデバイ
ス内に保存）を順次読み出せばよいので、ランダムアク
セスは不要であり、上記メモリデバイスの特長を最大限
に活かすことができる。
【００１０】
【発明の効果】前述のとおり、この発明に係るメモリデ
バイスは、リニアなＣＣＤアレイ上でデータを循環させ
て複数のアナログデータを保持するものであり、入力端
でのデータ入力のためにリフレッシュ回路を設け、デー
タの劣化を防止するためにシェーピング回路を設けてい
るので、比較的製造が容易であり、かつ回路規模が小さ
いアナログメモリあるいは多値メモリを実現し得るとい
う優れた効果を有する。
バイスは、リニアなＣＣＤアレイ上でデータを循環させ
て複数のアナログデータを保持するものであり、入力端
でのデータ入力のためにリフレッシュ回路を設け、デー
タの劣化を防止するためにシェーピング回路を設けてい
るので、比較的製造が容易であり、かつ回路規模が小さ
いアナログメモリあるいは多値メモリを実現し得るとい
う優れた効果を有する。
【図１】この発明に係るメモリデバイスの１実施例を示
すブロック図である。
すブロック図である。
【図２】同実施例のシェーピング回路の特性を示すグラ
フである。
フである。
【図３】ＣＣＤアレイの構成を示す概念図である。
【図４】ＣＣＤアレイに入力するクロックを示すタイミ
ングチャートである。
ングチャートである。
【図５】メモリデバイスを用いたニューロデバイスを示
すブロック図である。
すブロック図である。
ＭＥＭ メモリデバイス Ａ アレイ Ｅｉ 入力端 Ｒ リフレッシュ回路 Ｅｏ 出力端 Ｓ シェーピング回路 Ｄｉ 入力データ Ｄｏ 出力データ ＦＬ フィードバックライン ＳＥＬ セレクタ ＭＵＸ マルチプレクサ Ａｉ ＣＣＤアレイ ＲＥＧ レジスタ ＭＵＬ 乗算器 ＡＣ 積算器 Ｆ ＳｉＯ2 ＮＢ ｎ型基盤 Ｅ 電極 ＣＬ クロックライン Φ クロック
Claims (1)
- 【請求項１】 リニアに配列されたＣＣＤよりなるＣＣ
Ｄアレイと、このＣＣＤアレイの一端のＣＣＤに接続さ
れたリフレッシュ回路と、ＣＣＤアレイの他端のＣＣＤ
に接続されたシェーピング回路と、このシェーピング回
路の出力を前記リフレッシュ回路の入力に接続するフィ
ードバックラインと、前記ＣＣＤアレイのデータ転送を
行う位相差クロックラインとを備えているメモリーデバ
イス。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4113956A JPH0628868A (ja) | 1992-04-07 | 1992-04-07 | メモリーデバイス |
| KR1019930004888A KR930022730A (ko) | 1992-04-07 | 1993-03-27 | 메모리 장치 |
| EP93105525A EP0565003B1 (en) | 1992-04-07 | 1993-04-02 | Memory device |
| DE69319645T DE69319645D1 (de) | 1992-04-07 | 1993-04-02 | Speicheranordnung |
| US08/043,540 US5379252A (en) | 1992-04-07 | 1993-04-06 | Memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4113956A JPH0628868A (ja) | 1992-04-07 | 1992-04-07 | メモリーデバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0628868A true JPH0628868A (ja) | 1994-02-04 |
Family
ID=14625426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4113956A Pending JPH0628868A (ja) | 1992-04-07 | 1992-04-07 | メモリーデバイス |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5379252A (ja) |
| EP (1) | EP0565003B1 (ja) |
| JP (1) | JPH0628868A (ja) |
| KR (1) | KR930022730A (ja) |
| DE (1) | DE69319645D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112021005896T5 (de) | 2020-11-10 | 2023-09-21 | Sony Group Corporation | Halbleitervorrichtung |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5542054A (en) * | 1993-12-22 | 1996-07-30 | Batten, Jr.; George W. | Artificial neurons using delta-sigma modulation |
| US6123798A (en) * | 1998-05-06 | 2000-09-26 | Caliper Technologies Corp. | Methods of fabricating polymeric structures incorporating microscale fluidic elements |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4209852A (en) * | 1974-11-11 | 1980-06-24 | Hyatt Gilbert P | Signal processing and memory arrangement |
| DE2348490C3 (de) * | 1973-09-26 | 1979-07-26 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zum Betreiben eines Ladungsverschiebespeichers |
| US4024512A (en) * | 1975-06-16 | 1977-05-17 | Fairchild Camera And Instrument Corporation | Line-addressable random-access memory |
| GB1532859A (en) * | 1976-03-30 | 1978-11-22 | Mullard Ltd | Charge coupled circuit arrangements and devices |
| US4077446A (en) * | 1977-03-07 | 1978-03-07 | Deere & Company | Tree shear actuator restraint system |
| US4202046A (en) * | 1978-09-01 | 1980-05-06 | Ncr Corporation | Data storage system for storing multilevel signals |
| US4675847A (en) * | 1985-06-27 | 1987-06-23 | The United States Of America As Represented By The Secretary Of The Air Force | CCD recirculation data flow arrangement |
| JP2760655B2 (ja) * | 1990-11-22 | 1998-06-04 | 株式会社東芝 | 電荷転送装置の駆動回路 |
-
1992
- 1992-04-07 JP JP4113956A patent/JPH0628868A/ja active Pending
-
1993
- 1993-03-27 KR KR1019930004888A patent/KR930022730A/ko not_active Application Discontinuation
- 1993-04-02 DE DE69319645T patent/DE69319645D1/de not_active Expired - Lifetime
- 1993-04-02 EP EP93105525A patent/EP0565003B1/en not_active Expired - Lifetime
- 1993-04-06 US US08/043,540 patent/US5379252A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112021005896T5 (de) | 2020-11-10 | 2023-09-21 | Sony Group Corporation | Halbleitervorrichtung |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0565003B1 (en) | 1998-07-15 |
| US5379252A (en) | 1995-01-03 |
| EP0565003A2 (en) | 1993-10-13 |
| EP0565003A3 (ja) | 1994-03-30 |
| KR930022730A (ko) | 1993-11-24 |
| DE69319645D1 (de) | 1998-08-20 |
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