JPS63188251A - アドレス変換方式 - Google Patents
アドレス変換方式Info
- Publication number
- JPS63188251A JPS63188251A JP62021018A JP2101887A JPS63188251A JP S63188251 A JPS63188251 A JP S63188251A JP 62021018 A JP62021018 A JP 62021018A JP 2101887 A JP2101887 A JP 2101887A JP S63188251 A JPS63188251 A JP S63188251A
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- JP
- Japan
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- address
- memory
- chip selection
- decoding
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- Prior art date
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 title description 5
- 238000000034 method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 5
- 238000005174 DCD Raman spectroscopy Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
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- 230000007334 memory performance Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はページング方式によってメモリ管理を行なう計
算機システムに用いて好適なアドレス変換方式に関する
。
算機システムに用いて好適なアドレス変換方式に関する
。
（従来の技術）
ペーソ方式によってメモリ管理を行なう計算機システム
においては動的アドレス変換を高速におこなうため、Ｔ
ＬＢ（Ｔｒａｎｓｌａｔｉｏｎ Ｌｏｏｋ−ａｓｉｄｅ
Ｂｕｆｆｅｒ）と′呼ばれるハードウェアを備えるのが
一般的である。第４図に、そのような計算機システムの
簡単なハードウェア例を示す。第４図を用いて簡単に説
明する。図中、４１はＣＰＵ、４２は高速のアドレス変
換を実現するＴＬＢ、４３は物理アドレスをデコードし
メモリチップのチップ選択信号を生成するアドレスデコ
ーダ（ＡＤＣＤＲ）、４４はメモリ（ＭＭ ）、４５は
データバスである。又、４６はＣＰＵ ４１の出力する
論理アドレス、４７はＴＬＢ２により変換された物理ア
ドレス、４８はアドレスデコーダ４３の生成するチップ
選択信号がそれぞれ伝播するラインである。
においては動的アドレス変換を高速におこなうため、Ｔ
ＬＢ（Ｔｒａｎｓｌａｔｉｏｎ Ｌｏｏｋ−ａｓｉｄｅ
Ｂｕｆｆｅｒ）と′呼ばれるハードウェアを備えるのが
一般的である。第４図に、そのような計算機システムの
簡単なハードウェア例を示す。第４図を用いて簡単に説
明する。図中、４１はＣＰＵ、４２は高速のアドレス変
換を実現するＴＬＢ、４３は物理アドレスをデコードし
メモリチップのチップ選択信号を生成するアドレスデコ
ーダ（ＡＤＣＤＲ）、４４はメモリ（ＭＭ ）、４５は
データバスである。又、４６はＣＰＵ ４１の出力する
論理アドレス、４７はＴＬＢ２により変換された物理ア
ドレス、４８はアドレスデコーダ４３の生成するチップ
選択信号がそれぞれ伝播するラインである。
（発明が解決しようとする問題点）
上記構成のハードウェアではＣＰＵ ４ Ｊからみたメ
モリのアクセスタイムは、第５図に示すように、ＴＬＢ
４２によるアドレス変換時間＋アドレスデコーダ４３
によるアドレスデコード時間＋メモリ４４そのもののア
クセスタイムになる。従がってメモリのアクセスタイム
が長くなり、システムの性能に悪影響を与えていた。
モリのアクセスタイムは、第５図に示すように、ＴＬＢ
４２によるアドレス変換時間＋アドレスデコーダ４３
によるアドレスデコード時間＋メモリ４４そのもののア
クセスタイムになる。従がってメモリのアクセスタイム
が長くなり、システムの性能に悪影響を与えていた。
本発明は上記欠点に鑑みてなされたものでありＣＰＵか
らメモリをアクセスするノクスからアドレスデコーダを
省略しアドレスデコードに要する時間分だけＣＰＵから
みたメモリのアクセスタイムを短縮することで、システ
ムの性能向上をはかるアドレス変換方式を提供すること
を目的とする。
らメモリをアクセスするノクスからアドレスデコーダを
省略しアドレスデコードに要する時間分だけＣＰＵから
みたメモリのアクセスタイムを短縮することで、システ
ムの性能向上をはかるアドレス変換方式を提供すること
を目的とする。
［発明の構成コ
（問題点を解決するための手段）
本発明は、上記目的を実現するため、ＣＰＵ内に、ＣＰ
Ｕが出力する論理アドレスを物理アドレスに変換するた
めに論理アドレス、ページ保護属性・物理アドレス等の
情報の他に物理アドレスをデコードした結果であるチッ
プ選択情報によシ各エントリィが構成されるＴＬＢと、
ＴＬＢに登録される物理アドレス情報をデコードしてメ
モリのチップ選択情報を生成するアドレスデコーダを設
け、ＴＬＢにエントリィを構成するデータを登録すると
きにあらかじめアドレスデコーダにて物理アドレスをデ
コードし、そのデコード結果をチップ選択情報としてＴ
ＬＢ内に記憶しておき、 ＣＰＵからのメモリアクセス
の′ときには、ＴＬＢ内のチップ選択情報を利用しアク
セスの度毎のアドレスデコードを不用にすることで、メ
モリアクセスの高速化を実現したアドレス変換構造とし
たものである。
Ｕが出力する論理アドレスを物理アドレスに変換するた
めに論理アドレス、ページ保護属性・物理アドレス等の
情報の他に物理アドレスをデコードした結果であるチッ
プ選択情報によシ各エントリィが構成されるＴＬＢと、
ＴＬＢに登録される物理アドレス情報をデコードしてメ
モリのチップ選択情報を生成するアドレスデコーダを設
け、ＴＬＢにエントリィを構成するデータを登録すると
きにあらかじめアドレスデコーダにて物理アドレスをデ
コードし、そのデコード結果をチップ選択情報としてＴ
ＬＢ内に記憶しておき、 ＣＰＵからのメモリアクセス
の′ときには、ＴＬＢ内のチップ選択情報を利用しアク
セスの度毎のアドレスデコードを不用にすることで、メ
モリアクセスの高速化を実現したアドレス変換構造とし
たものである。
（作用）
上記構成において、アドレスデコーダは、ＣＰＨのメモ
リアクセスの度に機能するのではなくＴＬＢへのエント
リィ登録のときにデコードを行なっておき、デコード結
果をエントリィ内にチップ選択情報として記憶しておく
。従ってＣＰＵがメモリをアクセスする際にはＴＬＢエ
ントリィ内に物理アドレスをデコードしたチップ選択情
報が含まれ、あらためて物理アドレスをデコードしてメ
モリのチップ選択信号を生成する必要はなく、ＴＬＢの
出力を直接チップ選択信号として利用できる。
リアクセスの度に機能するのではなくＴＬＢへのエント
リィ登録のときにデコードを行なっておき、デコード結
果をエントリィ内にチップ選択情報として記憶しておく
。従ってＣＰＵがメモリをアクセスする際にはＴＬＢエ
ントリィ内に物理アドレスをデコードしたチップ選択情
報が含まれ、あらためて物理アドレスをデコードしてメ
モリのチップ選択信号を生成する必要はなく、ＴＬＢの
出力を直接チップ選択信号として利用できる。
このことによりアドレスデコードのための時間が短縮さ
れ、高速のメモリアクセスを実現出来る。
れ、高速のメモリアクセスを実現出来る。
（実施例）
以下、本発明実施例について詳細に説明する。
第１図は本発明の実施例を示すブロック図である。
図においそ、１１はＣＰＵ、１２はＴＬＢであシ、ＴＬ
Ｂ１２は２イン１６を介して論理アドレスを得る。
Ｂ１２は２イン１６を介して論理アドレスを得る。
１４はメインメモリ（ＭＭ ）であシ、ＴＬＢ １２か
らライン１７．１８を介しそれぞれ物理アドレス、チッ
プ選択信号が供給される。１３はアドレスデコーダ（Ａ
ＤＣＤＲ）である。アドレスデコーダ１３はＣＰＵ ｌ
１からデータノ々ス１５経由でアドレス情報を得、こ
れをデコードしてチップ選択情報としてＴＬＢ Ｊ ｚ
の目的とするエントリィへ供給する。基本釣な構成その
ものは第４図に示す従来例と同様テするが、アドレスデ
コーダ１３の位置に特徴がある。このために、ＴＬＢ
７２を構成するエントリィ情報が拡張されておシ、その
構成情報は第２図に示されている。
らライン１７．１８を介しそれぞれ物理アドレス、チッ
プ選択信号が供給される。１３はアドレスデコーダ（Ａ
ＤＣＤＲ）である。アドレスデコーダ１３はＣＰＵ ｌ
１からデータノ々ス１５経由でアドレス情報を得、こ
れをデコードしてチップ選択情報としてＴＬＢ Ｊ ｚ
の目的とするエントリィへ供給する。基本釣な構成その
ものは第４図に示す従来例と同様テするが、アドレスデ
コーダ１３の位置に特徴がある。このために、ＴＬＢ
７２を構成するエントリィ情報が拡張されておシ、その
構成情報は第２図に示されている。
ＴＬＢ １２の各エン） ＩＪイは第２図に示す様に論
理アドレス部、ページ保護属性部、チップ選択情報部、
物理アドレス部から成る。即ち、従来のＴＬＢエントリ
ィにはなかったメモリのチップ選択情報が追加になって
いる。
理アドレス部、ページ保護属性部、チップ選択情報部、
物理アドレス部から成る。即ち、従来のＴＬＢエントリ
ィにはなかったメモリのチップ選択情報が追加になって
いる。
第３図は、本発明実施例の動作を説明するために引用し
たものであり、ＣＰＵからみたアクセスタイムを時系列
的に示した図である。
たものであり、ＣＰＵからみたアクセスタイムを時系列
的に示した図である。
以下、本発明実施例の動作につき詳細に説明する。まず
、ＴＬＢ １２のエントリィ内のメモリチップ選択情報
は、そのエン） ＩＪイがＴＬＢ １２に登録される際
に、物理アドレス部にアドレスデコーダ１３でデコード
することで生成され、あらかじめ設定される。このアド
レスデコーダ１３０機能は、第４図に従来例として示し
たＣＰＵ ？メモリアクセスの度におこなわれる物理ア
ドレスのデコード機能と本質的に同じである。ただ、Ｃ
ＰＵ １１のメモリアクセスのたびに機能するのではな
く、ＴＬＢ１２への工／トリイ登録のときにデコードを
行っておき、デコード結果をエントリ内にチップ選択情
報として記憶しているのである。従がってＣＰＵ Ｊ
Ｊがメモリ１４のアクセスをするときには、ＴＬＢ１２
のエントリィ内にすでに物理アドレスをデコードしたチ
ップ選択情報が含まれているので、あらためて物理アド
レスをデコードしてメモリのチップ選択信号を生成する
必要な（ＴＬＢ ７ 、？の出力を直接チップ選択信号
として利用できる。即ち、ＣＰＵ１１からメモリアクセ
スを行なうときに、物理アドレスのデコードが不用にな
るため、ＣＰＵ Ｊ Ｊからみたメモリアクセスタイム
は、第３図に示すように、第５図に比べてアドレスデコ
ード時間が短縮され、高速のメモリアクセスが可能にな
る。
、ＴＬＢ １２のエントリィ内のメモリチップ選択情報
は、そのエン） ＩＪイがＴＬＢ １２に登録される際
に、物理アドレス部にアドレスデコーダ１３でデコード
することで生成され、あらかじめ設定される。このアド
レスデコーダ１３０機能は、第４図に従来例として示し
たＣＰＵ ？メモリアクセスの度におこなわれる物理ア
ドレスのデコード機能と本質的に同じである。ただ、Ｃ
ＰＵ １１のメモリアクセスのたびに機能するのではな
く、ＴＬＢ１２への工／トリイ登録のときにデコードを
行っておき、デコード結果をエントリ内にチップ選択情
報として記憶しているのである。従がってＣＰＵ Ｊ
Ｊがメモリ１４のアクセスをするときには、ＴＬＢ１２
のエントリィ内にすでに物理アドレスをデコードしたチ
ップ選択情報が含まれているので、あらためて物理アド
レスをデコードしてメモリのチップ選択信号を生成する
必要な（ＴＬＢ ７ 、？の出力を直接チップ選択信号
として利用できる。即ち、ＣＰＵ１１からメモリアクセ
スを行なうときに、物理アドレスのデコードが不用にな
るため、ＣＰＵ Ｊ Ｊからみたメモリアクセスタイム
は、第３図に示すように、第５図に比べてアドレスデコ
ード時間が短縮され、高速のメモリアクセスが可能にな
る。
［発明の効果コ
以上説明の様に本発明に従えば、 ＣＰＵがメモリをア
クセスする際にアドレスコードが不要となり、その分メ
モリアクセスを短縮出来、ノクフォーマンスの向上に寄
与する。
クセスする際にアドレスコードが不要となり、その分メ
モリアクセスを短縮出来、ノクフォーマンスの向上に寄
与する。
第１図は本発明の実施例を示すブロック図、第２図は第
１図に示したＴＬＢのエントリィ構成を示す図、第３図
はＣＰＵからみたアクセスタイムを時系列的に示す図、
第４図は従来例を示すブロック図、第５図は従来例にお
けるＣＰＵからみたアクセスタイムを時系列的に示した
図である。 １１・・・ＣＰＵ、１２・・・ＴＬＢ、１３・・・アド
レスデコーダ、Ｊ４・・・メモリ。 出願人代理人 弁理士 鈴 江 武 彦１＠１ 図 ｂ ＠４図 第２ｖ！Ｊ 第３図 第５図
１図に示したＴＬＢのエントリィ構成を示す図、第３図
はＣＰＵからみたアクセスタイムを時系列的に示す図、
第４図は従来例を示すブロック図、第５図は従来例にお
けるＣＰＵからみたアクセスタイムを時系列的に示した
図である。 １１・・・ＣＰＵ、１２・・・ＴＬＢ、１３・・・アド
レスデコーダ、Ｊ４・・・メモリ。 出願人代理人 弁理士 鈴 江 武 彦１＠１ 図 ｂ ＠４図 第２ｖ！Ｊ 第３図 第５図
Claims (1)
- ＣＰＵが出力する論理アドレスを物理アドレスに変換す
るための情報の他にその物理アドレスをデコードした結
果であるチップ選択情報により各エントリィを構成し、
それぞれが記憶されるアドレス変換メモリと、このアド
レス変換メモリに登録される物理アドレス情報をデコー
ドしてメモリのチップ選択情報を生成するアドレスデコ
ーダとを有し、上記アドレス変換メモリの各エントリィ
にデータを登録するとき、あらかじめ上記アドレスデコ
ーダにて物理アドレスをデコードし、そのデコード結果
をチップ選択情報としてアドレス変換メモリ内に記憶し
ておきＣＰＵからのメモリアクセスのときにはこのアド
レス変換メモリ内のチップ選択情報を利用することによ
り、アクセスの度毎のアドレスデコードを不要としたこ
とを特徴とするアドレス変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62021018A JPS63188251A (ja) | 1987-01-31 | 1987-01-31 | アドレス変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62021018A JPS63188251A (ja) | 1987-01-31 | 1987-01-31 | アドレス変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63188251A true JPS63188251A (ja) | 1988-08-03 |
Family
ID=12043298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62021018A Pending JPS63188251A (ja) | 1987-01-31 | 1987-01-31 | アドレス変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63188251A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015072696A (ja) * | 2008-06-26 | 2015-04-16 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | システムインターフェースへダイレクトアクセスするメモリマネージメントユニット |
-
1987
- 1987-01-31 JP JP62021018A patent/JPS63188251A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015072696A (ja) * | 2008-06-26 | 2015-04-16 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | システムインターフェースへダイレクトアクセスするメモリマネージメントユニット |
| JP2017084389A (ja) * | 2008-06-26 | 2017-05-18 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | システムインターフェースへダイレクトアクセスするメモリマネージメントユニット |
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