JPS6318345B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は電荷結合デバイスに関し、特に二相埋
込チヤネル型電荷結合デバイスを製造する方法に
関する。

従来から良く知られているように、電荷結合デ
バイスは一般に複数のゲートを有し、これらのゲ
ートが半導体基板内に形成された入力（すなわち
ソース）領域と出力（すなわちドレイン）領域と
の間における基板表面上に配設されている。ゲー
トを正しく位相合せし、且つ同期をとるとこれに
応じてソース領域に導入された電荷は基板表面に
平行に一方向にシフトされ、ドレイン領域から取
り出される。電荷はセルと呼ぶ空間的な間隔を保
つて形成された場所を、クロツク期間と呼ぶ時間
的な間隔でシフトされる。一般に電荷結合デバイ
スは２つの特徴をもち、第１の特徴は同期又は位
相合せ（すなわち２相、３相又は４相構造）に関
し、また第２の特徴は基板中の電荷の移動場所
（すなわち表面チヤネル構造又は埋込みチヤネル
構造）に関する。

２相電荷結合デバイスは回路が最も簡易であ
る。この種のデバイスは一般に互いに離間した２
組のゲート電極を用い、一方の組のゲート電極は
他方のゲート電極の組を駆動する信号とは異なる
位相の信号で駆動される。２相表面チヤネルデバ
イスにおいて各ゲート電極は２つの部分で構成さ
れ、第１の部分は基板上に形成された酸化層上に
形成され、その厚さは第２の部分が形成されてい
る酸化層より薄くなされている。このようにすれ
ば第２の部分下の電位はゲート電極の第１の部分
下の電位より高くなる。従つてゲート電極の各部
分に同じクロツク信号が与えられている間は、２
つの異なる電位がゲート電極の各部分下に発生す
る。シフト段階になると電荷は先ずゲート電極の
第１の部分下に存在する基板部分（この部分を以
下移動ウエルと呼ぶ）に発生し、その後この電荷
はゲート電極の第２の部分下に存在する基板部分
（この部分を以下蓄積ウエルと呼ぶ）に移動する。

２相表面チヤネル型電荷結合デバイスの他の構
成として、各ゲート電極が２段に形成されたもの
がある。ここで蓄積ウエル上に存在するゲート電
極部分は先ずＰ形シリコン基板の表面に形成され
ている酸化層上に互いに離間して形成されてい
る。ゲート電極のこれらの部分はイオン注入マス
クとして用いられ、これにより硼素イオンが形成
されたゲート電極部分の隣り合う部分の間に存在
するシリコン基板部分に注入されたイオンとな
り、これにより移動ウエルとしてエンハンスメン
ト形のＰ形ドープがなされ、エンハンスされたＰ
形ドーパントは蓄積ウエルの電位に対する基板中
の電位を減少させる。その後ゲート電極の第２の
部分がドープ形成された移動ウエル上に形成され
る。

電荷結合デバイスの動作速度及び電荷移動効率
を増大するために、隣に合うセルのゲート電極間
の電界（特に基板表面に沿つた構成部分の電界を
強め、これにより基板表面下の電荷移動チヤネル
を形成して電荷キヤリアの移動を高速化させる。
基板表面下においてこの基板表面に並行な電界は
表面の電界より強い。従つて２相埋込みチヤネル
型の電荷結合デバイスは、構成の複雑化を最小限
にとどめ、且つ隣り合うセルの間を電荷が移動し
ている間に生じる電荷の損失を最小にとどめなが
ら動作速度を高速化できる。２相埋込みチヤネル
型のデバイスを製造する方法において共通なの
は、２つの部分にゲート電極を形成し、２つの部
分をｎ形ドープ埋込形チヤネルが形成されている
Ｐ形シリコン基板上に形成された蓄積ウエル上に
付着する。ｎ形埋込みチヤネルは蓄積ウエルに望
まれる濃度と等しい濃度を有する。ゲート電極の
これらの部分は蓄積ウエル上に形成されており、
イオン注入マスクとして用いられ、Ｐ形ドーパン
ト例えば硼素がｎ形埋込みチヤネルに部分的に注
入され、このチヤネルがすでに形成されたゲート
電極の部分相互間の間隔部分下に形成される。Ｐ
形ドパントが埋込みチヤネル領域中のｎ形ドーパ
ントを部分的に補償する濃度で注入され、これに
よりデバイスの移動ウエルを形成する。次にゲー
ト電極の第２の部分が移動ウエル上に形成され
る。

このような方法は２相埋込みチヤネルデバイス
を製造するために一般に用いられているが、部分
的に補償しながらドーピングを制御することが困
難なために、製造上の再現性に一定の制限があ
り、例えばＰ形ドーパントによつてｎ形チヤネル
領域を完全に破壊してしまえば、埋込みチヤネル
を破壊してしまうことになる。また補償用ドーパ
ントを用いれば、移動ウエル内のｎ形及びＰ形ド
ーパントの総量を増大させ、基板に対する物理的
性質の劣化を増大させ、これによりトラツピング
箇所（又はセンタ）及び再結合センタの数を一段
と増大させ、この再結合センタがデバイスの電荷
移動特性及びいわゆる暗電流を劣化させ、同時に
動作速度及び蓄積時間を低減させる。さらにｎ形
埋込みチヤネルを浅いエピタキシヤルｎ形層
（2000〜6000Å程度の厚さをもつ）を用いてＰ形
シリコン基板の表面に形成した場合、エピタキシ
ヤル層の結晶構造は基板の結晶構造と完全に同一
にはならず、これにより動作速度を低減させ、デ
バイスの暗電流を増大させる。また基板のエピタ
キシヤル層内への不純物の拡散が大きいと、デバ
イスの能力が低下する。かかる埋込みチヤネルを
ゲート電極の第１の部分を形成するのに先立つて
ｎ形イオンの注入を用いて形成させることができ
るが、ｐ形イオンの注入を制御して移動ウエル中
のｎ形ドーパントを正しく部分的に補償すること
は極めて難しく、それはｐ形ドーパントがｎ形ド
ーパントの深さについての分布プロフイルとほぼ
同じにして部分的な補償ドーピングプロフイルを
部分的に補償することにより処理条件の変動を容
易に予測できると共に鈍化することができる。し
かし、異なるドーパントが用いられ、各ドーパン
トが異なる注入レベルを要求し、またこの異なる
ドーパントがその後の加熱サイクル（例えばアニ
ーリングや酸化処理において）の間に別々に拡散
するので、埋込みチヤネルの全深さに亘つて正し
く部分的な補償をすることはできない。またさら
に、ｎ形ドーパント及びｐ形ドーパントは、拡散
の間に互いに逆の影響を与えることがあり、これ
に加えてその後の加熱サイクルの後の活性の程度
が異なつて現われるので、困難性が生じて来る。

本発明に依れば、ドープ層は半導体基板の表面
下において予定のドーピング濃度をもつように形
成され、第１の複数の電極がドープ層上に離間し
て形成され、第１の複数の電極の間のドープ層の
領域内に分子をイオン注入して離間領域下に存在
するドープ層の部分のドーピング濃度を増大さ
せ、第２の複数の電極がドープ層のイオン注入部
上に形成される。

本発明の好適な実施例において、ドープ層がシ
リコン基板中にｎ形ドーパントをイオン注入する
ことによつて形成される。このｎ形ドーパントは
ｐ形シリコン基板の表面から予定の深さにピーク
ドーピング濃度をもつように注入される。ドーピ
ング濃度は形成された埋込みチヤネル電荷結合デ
バイスの移動ウエルについて必要なドーププロフ
イルに応じて選択される。化学蒸着を用いて第１
の複数のゲートを形成し、比較的低温度で短かい
温度サイクルでドーピングを行い、写真化学エツ
チング処理をした後、同じｎ形ドーパントが第１
の複数の電極の間の領域にほぼ同じドーピング濃
度レベル及びほぼ同じ注入レベルを用いて注入さ
れる。第１のイオン注入の間に形成されたｎ形ド
ーパントの深さは、比較的低い温度処理を短時間
の間に第１及び第２のイオン注入の間に行うよう
にしたので、第２のイオン注入時に形成されたｎ
形ドーパントは、最初にイオン注入されたｎ形ド
ーパントの濃度と等しいピークドーピング濃度を
もち、またこの第２のｎ形ドーパントの注入のピ
ーク濃度は、第１の注入のピークドーパント濃度
の深さ近傍に生ずることになる。ｎ形層の部分
は、デバイスの蓄積ウエルを形成するに必要なド
ーピング濃度をもつ。

このような処理を行うことによつて埋込みチヤ
ネルの蓄積ウエル及び移動ウエルを形成する際に
１つのドープ材料のみを用い、これによつてこの
ような埋込み層構造を形成するに必要な制御を容
易にする。また予め形成されたｎ形層を部分的に
補償するためにｐ形ドーパントを使用する技術と
比較して埋込み層に必要なドーパントが少なくて
済み、これはこの処理をすることによつて移動ウ
エルのために比較的低いドーピング濃度の層が、
蓄積ウエルの同様な層の領域中に拡大するからで
あり、これに対して補償技術において蓄積ウエル
に対して比較的高いドーピング濃度の層が移動ウ
エルに対するこれらの領域にｐ形ドーパントでさ
らにドープをするからである。ドーパントの注入
を低減すれば、基板の表面領域の物理的特性の劣
化を低減させることができ、これによりトラツピ
ング箇所（又はセンタ）を低減させると共に、デ
バイスの動作速度を増大させ且つ暗電流を低くす
ることができる。

なお、注入不純物の大きさ及び比を変更するこ
とによつて、与えられたゲート電圧に対する蓄積
及び移動ウエルの深さを容易に調整して仕様動作
特性に合せることができ、これは相対的な注入分
布及び拡散プロフイルを本質的に同じに維持でき
る。

以下図面について本発明の一例を詳述しよう。

第１図ないし第１３図に本発明に依る２相埋込
みチヤネル型電荷結合デバイスの製造工程が示さ
れている。半導体基板１０は、ｐ形導電形式で10
〜40〔Ω−cm〕程度の抵抗をもつシリコンでなり、
第１図に示すように上表面に形成されたシリコン
二酸化物層１２を有する。ここで層１２はそれ自
体公知の加熱酸化によつて形成され、層の厚さは
7500Å程度である。シリコン二酸化物層１２の選
択された領域には窓１３が形成され、電荷結合デ
バイスの周縁には保護バンド領域を形成するよう
にできる。この窓１３は通常の写真化学エツチン
グ処理を用いて形成される。次にｐ形ドーパント
例えば硼素が注入され、アニールされ、その後エ
ツチングされた窓１３によつて露出された半導体
基板１０の部分に通常の方法で拡散がなされて第
２図に示すように保護バンド領域１４が形成され
る。なお、拡散処理の間にシリコン二酸化物層が
すでにエツチングされていた窓１３内に形成され
る。この拡散処理の間に窓１３内に形成されたシ
リコン二酸化物層の厚さは5000Å程度である。ま
た、半導体基板１０の表面からの拡散絶縁領域１
４の深さは２〜３〔μｍ〕程度である。

保護バンド領域１４内のシリコン二酸化物層１
２の主要部分は通常の写真化学エツチング技術を
用いて除去され、これにより半導体基板１０の表
面の主要部分を露出させる。ゲート酸化層１６
（この場合はシリコン二酸化物層でなる）は第３
図に示す如く通常のように半導体基板１０の露出
部分に熱成長する。ここでシリコン二酸化物でな
るゲート酸化層１６は1200〜1500Åの厚さに形成
されている。

次にかかる構造体の上側面は適当なｎ形ドーパ
ント（例えば燐）に通常のイオン注入装置を用い
て接触されて第３図に示す如く電荷結合デバイス
における均一埋込み層１７を形成する。燐はピー
ク濃度Ｎ（X₁）で深さX₁（この場合上表面から0.2
〜0.25〔μｍ〕）にイオン注入がなされる。イオン
注入量は５×10¹¹〔原子／cm²〕である。このよう
なイオン注入は300〔keV〕程度のイオン注入エネ
ルギーレベルを使用することにより実現できる。
またピーク濃度Ｎ（X₁）は４×10¹⁶〔原子／cm²〕程
度である。ここでドーピング濃度Ｎ（Ｘ）は深さ
X₁を中心にして対称的に低下しており、深さX₁
の両側に750Å程度でピーク濃度の0.6倍のレベル
に達し、これにより0.15〔μｍ〕程度の幅Δを有
すると考え得るｎ形層を形成することができる。
また保護バンド領域１４上に形成された比較的厚
い酸化層１２は半導体基板１０の下層部分を燐の
注入からシールドする。

次に第４図に示すように、多結晶シリコン層１
８が通常の技術（この場合化学蒸着）を用いてシ
リコン二酸化物層１２，１６上に形成される。こ
こで多結晶シリコン層１８は5000Å程度とする。
次に多結晶シリコン層１８は適当なドーパントに
よつてドープされて電気的導電性を増大する。燐
は通常の技術を用いて多結晶シリコン層１８内に
拡散されて比較的高いドーピング濃度（この場合
10¹⁹〜10²⁰〔原子／cm³〕程度）を得る。ここで拡
散は比較的低い温度レベル（この場合900℃程度）
で、比較的短時間（この場合５〜15〔分〕程度）
の間行われ、これにより燐のすでに形成されてい
た埋込み層１７のプロフイルは深さについてほと
んど変化しない。

次に第５図に示すように、ドープされた多結晶
シリコン層１８がそれ自体公知の写真プラズマエ
ツチング技術において規則正しく離間された電極
２０₁〜２０ｎにパターン化される。ここで写真
プラプマエツチング処理は低い温度で行われ、こ
れによりこの処理の間に埋込み層１７中に注入さ
れた燐の深さ及びドーピング分布は変化しない。
後述するが、各電極２０₁〜２０ｎは電荷結合デ
バイスの移動ウエル上に付着され、この電極20₁
〜20nは移動ゲート又は移動ゲート電極として考
えることができる。次にこの構造体の表面が同じ
ドーパント（すなわち燐）に、埋込み層１７を形
成した際に用いられたと同様の注入条件を用いて
接触される。またこの場合も同じ不純物量（すな
わち５×10¹¹〔原子／cm²〕）が第３図について上述
したと同様に注入エネルギーレベル＝300〔keV〕
を用いて構造体の上表面からの深さX₁＝0.2〜
0.25〔μｍ〕に注入される。この場合も、多結晶
シリコン層１８（第４図）を形成するために化学
蒸着をした際と同様に、層１７中の燐の拡散はほ
とんどなく、拡散処理は層１８の導電性を増大さ
せ、また層１８から電極２０₁〜２０ｎを形成す
るために用いられる写真プラズマエツチングは上
述の場合と同様に比較的低い温度でしかも短時間
のヒートサイクルで行われる。この場合、シリコ
ン二酸化物層１２及びドープ多結晶シリコン電極
２０₁〜２０ｎは燐の注入を行う際のイオン注入
マスクとして利用され、この燐のドーパントを層
１２及び電極２０₁〜２０ｎ下の埋込み層１７部
分に注入しないようにし、これに対して燐のドー
パントは埋込み層１７の電極２０₁〜２０ｎ間部
分（第５図）の下に存在する部分における燐のド
ーピング濃度レベルを増大させることができる。
すなわち、今回のイオン注入によつて埋込み層１
７のマスクされていない部分のｎ形の燐のドーパ
ント量を深さX₁＝0.2〜0.25〔μｍ〕において10¹²
〔原子／cm²〕程度にまで増大させ、これに対して
埋込み層１７のマスクされた部分にｎ形の燐ドー
パント量が５×10¹¹〔原子／cm²〕のままに残る。
次に通常のアニーリングを行つた後、イオン注入
された埋込み層１７及びシリコン基板１０間にｎ
−ｐ接合が形成され、この接合は第５図において
破線２３によつて示されている。領域（電極２０
_１〜２０ｎ間の領域）２１ｂ下のドーピング濃度
は比較的大きいので、接合のこの部分の深さは接
合部分の深さより浅く、接合は領域２１ａ（電極
２０₁〜２０ｎ下の領域）内に形成されている。
後述するように、埋込み層１７の高濃度でドープ
された領域２１ｂは電荷結合デバイスの蓄積ウエ
ルを形成し、層１７の比較的低濃度ドープされた
領域は電荷結合デバイスの移動ウエルを形成す
る。領域２１ａ，２１ｂのドーピングプロフイル
は第１４図に示され、それぞれ曲線Ａ及びＢの符
号がつけられている。

第６図においてシリコン二酸化物層２２は通常
の熱酸化を用いることにより電極２０₁〜２０ｎ
上に形成される。ここで、埋込み層１７に注入さ
れた燐はこの酸化処理の間に拡散し、最初に注入
された燐及び後に注入された燐は同じ様に一緒に
拡散して埋込み層１７の幅Δを増大させる。

次に多結晶シリコン層２４が通常の化学蒸着を
用いて構造体の上表面上に形成される。多結晶層
２４の厚さは5000Å程度であり、その後通常の拡
散を用いて適当なドーパント（この場合燐）によ
つて濃度が10¹⁹〜10²⁰〔原子／cm³〕になるまでド
ープされて後述の理由によつて多結晶シリコン層
２４の導電率を増大させる。ここで先ずシリコン
二酸化物層２２は電極２０₁〜２０ｎをドープさ
れた多結晶シリコン層２４から電気的に絶縁す
る。次に第６図において、ドープされた多結晶シ
リコン層２４の部分が電極２０₁〜２０ｎの隣り
合う電極間に存在する半導体基板１０の上表面の
シリコン二酸化物層１６の部分、すなわち半導体
基板１０の上表面のシリコン二酸化物層１６の部
分に延長し、このシリコン二酸化物層は埋込み層
１７の多量に燐がドープされた部分、すなわち電
荷結合デバイスの蓄積ウエル上に形成されてい
る。

第７図において、多結晶シリコン層２４（第６
図）が通常の写真プラズマエツチング処理技術を
用いて規則正しく離間された電極２６₁〜２６ｎ
にパターン化される。上述のように電極２０₁〜
２０ｎ，２６₁〜２６ｎは埋込み層の高濃度でｎ
形ドープされた部分すなわち蓄積ウエル上に付着
され、これらの電極は電荷結合デバイスの全ゲー
ト領域２８を提供していると考えて良い。ソース
（入力領域）３０及びドレイン（出力領域）３２
は第７図に示す如く、シリコン二酸化物層１２及
び全ゲート領域２８の電極２０₁〜２０ｎ，２６₁
〜２６ｎをイオン注入マスクとして用いて、領域
３０，３２内に追加の燐をイオン注入することに
よつて形成される。ソース及びドレイン領域３
０，３２中の燐の量は５×10¹⁴〔原子／cm²〕程度
であり、またイオン注入エネルギーレベルは200
〔keV〕程度である。通常のアニーリングを行つ
た後に加熱酸化によつて電極２６₁〜２６ｎ上に
シリコン二酸化物層２７を成長させる。ここで、
この酸化処理を行つている間使用される温度は約
２時間を1000℃のレンジである。埋込み層１７の
幅は温度が高く、長時間のヒートサイクルを用い
ているので再度拡がり、層１７の幅（第６図）は
第１４図において曲線B′及びA′によつて示す如
く、蓄積ゲート（すなわち領域２１ｂ（第６図））
下で0.6〔μｍ〕程度及び他の蓄積ゲート（すなわ
ち領域２１ａ（第５図））下で0.3〔μｍ〕程度に増
大する。後述するように各移動ゲート電極２０₁
〜２０ｎは第７図において略線的に図示したよう
に右側の蓄積ゲート電極に電気的に接続される。
すなわち移動ゲート電極２０₁は蓄積ゲート電極
２６₁に電気的に接続され、移動グート電極２０₂
は蓄積ゲート電極２６₂に接続されている。さら
に移動ゲート電極２０₁，２０₃，２０₅…（また
蓄積ゲート電極２６₁，２６₃，２６₅…）はクロ
ツク信号バスφ₁に接続され、同様に移動ゲート
電極２０₂，２０₄…２０ｎ（及び（蓄積ゲート電
極２０₂，２０₄…２０ｎ）は電気的にクロツクバ
スφ₂に接続されている。クロツク信号バスφ₁，
φ₂は電荷結合デバイスの動作時には位相はずれ
信号に結合されている。

次に第８図に第７図の構造体の上表面の平面図
を示す。上述のように移動ゲート電極２０₁〜２
０ｎ及び蓄積ゲート電極２６₁〜２６ｎはそれぞ
れ相互接続された２個の電極を形成している。特
に移動ゲート電極２０₁，２０₃，２０₅…は、バ
ス３４として形成されている（例えばバス３４
で、第５図においては図示を簡略にするために省
略されている）ドープされた多結晶シリコン層１
８（第４図。第７図ではシリコン二酸化物層２２
によつてコーテイングされている）によつて電気
的に相互に接続されている。同様に、移動ゲート
電極２０₂，２０₄…２０ｎはバス３６として形成
されているドープされた多結晶シリコン層１８
（第５図。第７図ではシリコン二酸化物層２２に
よつてコーテイングされている）の部分によつて
電気的に相互に接続されている。また同じよう
に、蓄積ゲート電極２６₁，２６₃，２６₅…は、
バス３８として形成されているドープされた多結
晶シリコン層２４（第６図。第７図ではシリコン
二酸化物層２７によつてコーテイングされてい
る）の部分によつて相互に電気的に接続され、ま
た蓄積ゲート電極２６₂，２６₄…２６ｎは、バス
４０として形成されているドープされた多結晶シ
リコン層１６（第６図。第７図ではシリコン二酸
化物層２７によつてコーテイングされている）の
部分によつて相互に電気的に接続されている。バ
ス３４，３６を形成している多結晶シリコンは電
極２０₁〜２０ｎを形成する間に通常の写真化学
エツチング処理を使つて形成され、またバス３
８，４０は蓄積ゲート電極２６₁〜２６ｎを形成
する間に通常の写真化学エツチング処理を用いて
形成される。バス３４，３８は通常の手段によつ
てクロツク信号φ₁の信号源（図示せず）に電気
的に接続され、またバス３６，４０は通常の手段
によつて位相はずれクロツク信号φ₂の信号源
（図示せず）に接続され、かくして二相埋込みチ
ヤネル型電荷結合デバイスが動作する。かかる接
続は半導体基板上で、又は基板の外部でなされ
る。

次に金属化系について述べる。第９Ａ図、第９
Ｂ図、第１０Ａ図、第１１Ａ図、第１１Ｂ図、第
１２Ａ図、第１２Ｂ図及び第１３図について、本
発明の電荷結合デバイスの金属化系を構成する方
法が示されている。第１に第９Ａ図、第９Ｂ図に
示す如く、それぞれ電源及びドレイン領域３０，
３２用、及びバス３４，３８用の接触窓又は通路
が通常の写真化学エツチング処理を用いてそれぞ
れシリコン二酸化物層１６，２２，２７の選択さ
れた部分に形成される。ここで、接触通路はバス
３６（第８図）上に形成されたシリコン二酸化物
層２２を通じて形成されると共に、バス４０（第
８図）上に形成されたシリコン二酸化物層２７を
通じて形成される。

次に第１０Ａ図及び第１０図において、多結晶
シリコン層４８が構造体の上表面を覆い、接触通
路４２，４４を通つて、ソース及びドレイン領域
３０，３２の露出表面部分と、バス３６，３８
（第９Ａ図、第９Ｂ図。第８図では３４，４０）
を形成する多結晶シリコン層１８，２４の露出表
面部分とに接続される。かかる多結晶シリコン層
４８は通常の化学蒸着によつて厚さ1500〜2000
〔Å〕に形成される。蒸着は適当な炉において１
〔％〕のSiH₄ガス及び99〔％〕のN₂ガスでなる混
合ガスを構造体の上表面に流しながら蒸着ゾーン
の温度を約700〔℃〕に加熱する。高温なため、シ
ラン（SiH₄）は分解してシリコンが構造の上表
面に凝結させる。次に多結晶シリコン層４８には
通常の拡散処理を用いて燐が高度にドープされ、
このとき920〜950〔℃〕の温度を用いることによ
つて多結晶シリコン層４８の導電率を増大させる
（すなわち20〜50〔Ω／cm²〕程度の抵抗をもたせ
る）。かくして高度にドープされた多結晶シリコ
ン層４８はソース及びドレイン領域３０，３２と
オーミツク接触し、バス３４，３８（第９Ａ図、
第９Ｂ図）のドープされた多結晶シリコン層１
８，２４に電気的に接続される。化学蒸着を用い
ることにより、良好且つ連続的でほとんど厚さの
均一なドープされた多結晶シリコン層を得ること
ができ、かくして層４８は構造体の表面が不均一
で平担でなくてもその影響をなくし得る。

ドープされた多結晶シリコン層４８上にはアル
ミニウム層５０が第１０Ａ図及び第１０Ｂ図に示
す如く、通常の処理方法を用いて蒸着される。こ
の場合アルミニウム層５０は2000〜10000Åの厚
さに形成される。次に構造体の表面上に適当なホ
トレジスト５２が付着され、通常の方法でパター
ン化してマスク５４を形成する。その後アルミニ
ウム層５０のマスクされない部分に適当なエツチ
ヤント（この場合80〔ml〕のH₃PO₄と、10〔ml〕
のH₂Oと、５〔ml〕のCH₃COOHと、５〔ml〕の
HNO₃とでなる）を40℃の温度で接触させてアル
ミニウム層５０の露出部分が下部のドープされた
多結晶シリコン層４８に付着しないように食刻さ
れ、これにより第１１Ａ図及び第１１Ｂ図に示す
ようにソース領域３０、ドレイン領域３２及びバ
ス３４，３６，３８，４０（第８図）に対するア
ルミニウム導体のパターンを形成する。

次に第１２Ａ図及び第１２Ｂ図について、パタ
ーン化されたアルミニウム層５０が多結晶シリコ
ン層４８の露出部分を除去するためのプラズマエ
ツチ用マスクとして適用される。次にホトレジス
ト層５２が適当なプラズマエツチングを用いて除
去され、これにより第１３図に示すようにソース
領域３０、ドレイン領域３２及びバス３４，３
６，３８，４０用の導体を形成し終る。

以上に本発明の好適な実施例を述べたが、本発
明の原理を用いて他の実施例を得ることができる
こと明らかであろう。

【図面の簡単な説明】

第１図ないし第１３図は本発明に依る電荷結合
デバイスの製造方法の一例を示す略線的断面図及
び平面図、第１４図はその特性の説明に供する曲
線図である。 １０……半導体基板、１２……シリコン二酸化
物層、１３……窓、１４……保護バンド領域、１
６……ゲート酸化層、１７……埋込み層、１８，
２４，４８……多結晶シリコン層、２０₁〜２０
ｎ……ドープされた多結晶シリコン電極、２１
ａ，２１ｂ……ドープ領域、２６₁〜２６ｎ……
電極、２８……ゲート領域、３０……ソース領
域、３２……ドレイン領域、３４，３６，３８，
４０……バス、５０……アルミニウム層。

Claims (1)

1. 【特許請求の範囲】 １ (a) 第１の導電形式を有する半導体基板の表
   面に一定の厚さで絶縁層を形成し、 (b) 前記第１の導電形式と反対の第２の導電形式
   を発生する粒子を前記絶縁層を通して前記半導
   体基板にイオン打ち込みして、前記半導体基板
   内に所定のドーピング濃度のドープ層を形成
   し、 (c) 前記ドープ層上の絶縁層に離間して第１の複
   数のゲート電極を形成し、 (d) 前記第１の離間した複数のゲート電極間の絶
   縁層部分を通して、前記第１の複数のゲート電
   極の離間した領域の下に位置するドープ層の対
   応する離間領域に第２の導電形式を発生する粒
   子をイオン打ち込みし、 (e) 前記増加したドーピング濃度を有するドープ
   層の離間領域上の離間した第１の複数のゲート
   電極間の絶縁層部分上に第２の複数のゲート電
   極を形成する、 ステツプから構成される方法。 ２ 前記２つのイオン打込みステツプが実質上同
   じエネルギ・レベルを使用して行なわれる特許請
   求の範囲第１項記載の方法。 ３ 前記２つのイオン打込みステツプが実質上同
   一のドーピング量で行なわれる特許請求の範囲第
   １項記載の方法。 ４ 前記第１の複数のゲート電極は前記表面上に
   半導体層を化学蒸着（CVD）することによつて
   形成され、該半導体層は、導電性を有するように
   ドーピングされる、特許請求の範囲第１項記載の
   方法。 ５ (a) 第１の導電形式を有する半導体基板の表
   面に一定の厚さで絶縁層を形成し、 (b) 前記第１の導電形式と反対の第２の導電形式
   を発生する粒子を、所定のドーピング量及び所
   定のエネルギ・レベルで、前記絶縁層を通して
   前記半導体基板にイオン打ち込みして、前記半
   導体基板内に所定のドーピング濃度のドープ層
   を形成し、 (c) 前記ドープ層上の絶縁層に離間して第１の複
   数のゲート電極を形成し、 (d) 前記第１の離間した複数のゲート電極間の絶
   縁層部分を通して、最初のイオン打ち込みと実
   質上同じ所定ドーピング量及びエネルギ・レベ
   ルで、前記第１の複数のゲート電極の離間した
   領域の下に位置するドープ層の対応する離間領
   域に、第２の導電形式を発生する粒子をイオン
   打ち込みして、前記対応する離間領域のドーピ
   ング濃度を増加させ、 (e) 前記増加したドーピング濃度を有するドープ
   層の離間領域上の離間した第１の複数のゲート
   電極間の絶縁層部分上に第２の複数のゲート電
   極を形成する、 ステツプから構成される方法。