JPS63180211A - 非周期的間引きパルス列発生装置 - Google Patents
非周期的間引きパルス列発生装置Info
- Publication number
- JPS63180211A JPS63180211A JP62011657A JP1165787A JPS63180211A JP S63180211 A JPS63180211 A JP S63180211A JP 62011657 A JP62011657 A JP 62011657A JP 1165787 A JP1165787 A JP 1165787A JP S63180211 A JPS63180211 A JP S63180211A
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- Japan
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- 230000000737 periodic effect Effects 0.000 claims description 9
- 101100524645 Toxoplasma gondii ROM5 gene Proteins 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 238000003909 pattern recognition Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明はパターン認識装置の演算制御信号などとして用
いられる非周期的間引きパルス列（即ち所定周期で出力
される一連のパルス列から所定の非周期的条件で該パル
ス列の一部のパルスを取り除いて（間引いて）なるよう
に構成されたパルス列）を発生させる装置に関する。 なお以下論理、もしくはレベル“旧ｇｈ”、“Ｌｏｗ”
。 “ｌ”、“Ｏ”は単に“Ｈ＋＋、“Ｌ′″、“１”、“
Ｏ”と記すものとする。
いられる非周期的間引きパルス列（即ち所定周期で出力
される一連のパルス列から所定の非周期的条件で該パル
ス列の一部のパルスを取り除いて（間引いて）なるよう
に構成されたパルス列）を発生させる装置に関する。 なお以下論理、もしくはレベル“旧ｇｈ”、“Ｌｏｗ”
。 “ｌ”、“Ｏ”は単に“Ｈ＋＋、“Ｌ′″、“１”、“
Ｏ”と記すものとする。
この種の非周期的間引きパルス列は、例えば本出願人の
先願になる特願昭６１−７６６０４号「ずらし類似度演
算装置」における積和演算器の演算制御信号として用い
られる。つまりこの演算器には演算の対象となるデータ
が周期的に順次、入力されるが、一方その刻々の各入力
データについて演算を行うか、否かをこの演算制御信号
によって指定する訳である。 ところで、このような非周期的間引きパルス列（非周期
的制御信号ともいう）を発生させるには、従来、時系列
的なこのパルス信号の“Ｈ”、“Ｌ“の値を予め、順次
、アドレス番号順にＲＯＭへ記憶させて置き、このＲＯ
Ｍをそのアドレス番号順に順次アクセスしてその記憶デ
ータを、前記間引きパルス列として出力させる方式を取
っていた。 即ち例えばＲＯＭのアドレスの１番目のデータを“Ｌ”
、同じく２番目のデータを“Ｈ”、同じく３番目のデー
タを“Ｌ”にしておけば、３つのアドレス番号を順番に
読出した時、読出されたデータ信号は、′Ｌ′→＠Ｈ”
→“Ｈ″と変化して１つの“Ｈ”のパルスが発生する形
になる。
先願になる特願昭６１−７６６０４号「ずらし類似度演
算装置」における積和演算器の演算制御信号として用い
られる。つまりこの演算器には演算の対象となるデータ
が周期的に順次、入力されるが、一方その刻々の各入力
データについて演算を行うか、否かをこの演算制御信号
によって指定する訳である。 ところで、このような非周期的間引きパルス列（非周期
的制御信号ともいう）を発生させるには、従来、時系列
的なこのパルス信号の“Ｈ”、“Ｌ“の値を予め、順次
、アドレス番号順にＲＯＭへ記憶させて置き、このＲＯ
Ｍをそのアドレス番号順に順次アクセスしてその記憶デ
ータを、前記間引きパルス列として出力させる方式を取
っていた。 即ち例えばＲＯＭのアドレスの１番目のデータを“Ｌ”
、同じく２番目のデータを“Ｈ”、同じく３番目のデー
タを“Ｌ”にしておけば、３つのアドレス番号を順番に
読出した時、読出されたデータ信号は、′Ｌ′→＠Ｈ”
→“Ｈ″と変化して１つの“Ｈ”のパルスが発生する形
になる。
しかしながら、この方法では１つのパルスを得るために
、ＲＯＭに対して少なくとも２回のデータの読出しが必
要である。従って１番速い周期のパルスでも、この周期
はＲＯＭの読出し周期の２倍の周期となり、遅いという
問題点があった。 本発明の目的は、ＲＯＭには前記間引きパルス列におけ
る時系列の間引きの有、無に対応する“Ｈ″、“Ｌ”の
論理値を順次アドレス番号順に記憶させ、このＲＯＭか
ら読出したデータを一部ラッチしたのち、ＲＯＭの読出
し周期よりも短い時間の後にこのラッチデータをクリヤ
する方法を用いた非周期的パルス列発生装置を提供する
ことにより、ＲＯＭの読出し周期と同じ周期の（つまり
従来よりも速い周期の）前記非周期的間引きパルス（非
周期的制御信号）を得ることにある。
、ＲＯＭに対して少なくとも２回のデータの読出しが必
要である。従って１番速い周期のパルスでも、この周期
はＲＯＭの読出し周期の２倍の周期となり、遅いという
問題点があった。 本発明の目的は、ＲＯＭには前記間引きパルス列におけ
る時系列の間引きの有、無に対応する“Ｈ″、“Ｌ”の
論理値を順次アドレス番号順に記憶させ、このＲＯＭか
ら読出したデータを一部ラッチしたのち、ＲＯＭの読出
し周期よりも短い時間の後にこのラッチデータをクリヤ
する方法を用いた非周期的パルス列発生装置を提供する
ことにより、ＲＯＭの読出し周期と同じ周期の（つまり
従来よりも速い周期の）前記非周期的間引きパルス（非
周期的制御信号）を得ることにある。
上記問題点を解決するために本発明の装置は「所定周期
（ＲＯＭアドレス信号４ａの周期など）で出力されるパ
ルスの列（以下第１のパルス列という）から、あたかも
所定の非周期的条件で前記パルスの一部を間引いてなる
ように構成されたパルス列（非周期的間引きパルス列、
つまり非周期的制御信号りなど、以下第２のパルス列と
いう）を発生させる非周期的間引きパルス列発生装置に
おいて、 前記第２のパルス列における、前記第１のパルス列から
のパルスの間引きの有、無を論理の２値にそれぞれ対応
させてなる時系列の各個別の論理値を順次アドレス番号
順に記憶するメモリ （ＲＯＭ５など）と、 （ＲＯＭアドレス信号４ａなどを介し）前記所定周期毎
に、かつ前記アドレス番号順に前記メモリをアクセスす
るアドレス信号出力手段（アドレスカウンタ４など）と
、 このアクセスごとに前記メモリから（ＲＯＭ出力信号５
ａなどを介し）読出された論理値を（ラッチ信号ｆなど
を介し）ラッチしたうえ、前記第２のパルス列を構成す
る信号として出力し、このラッチのつど、（リセット信
号ｇなどを介し）前記所定周期よりも短い所定のラッチ
期間を経てこのラッチされた論理値をクリヤするラッチ
出力・クリヤ手段（ラッチ６など）と、を備えたＪもの
とする。
（ＲＯＭアドレス信号４ａの周期など）で出力されるパ
ルスの列（以下第１のパルス列という）から、あたかも
所定の非周期的条件で前記パルスの一部を間引いてなる
ように構成されたパルス列（非周期的間引きパルス列、
つまり非周期的制御信号りなど、以下第２のパルス列と
いう）を発生させる非周期的間引きパルス列発生装置に
おいて、 前記第２のパルス列における、前記第１のパルス列から
のパルスの間引きの有、無を論理の２値にそれぞれ対応
させてなる時系列の各個別の論理値を順次アドレス番号
順に記憶するメモリ （ＲＯＭ５など）と、 （ＲＯＭアドレス信号４ａなどを介し）前記所定周期毎
に、かつ前記アドレス番号順に前記メモリをアクセスす
るアドレス信号出力手段（アドレスカウンタ４など）と
、 このアクセスごとに前記メモリから（ＲＯＭ出力信号５
ａなどを介し）読出された論理値を（ラッチ信号ｆなど
を介し）ラッチしたうえ、前記第２のパルス列を構成す
る信号として出力し、このラッチのつど、（リセット信
号ｇなどを介し）前記所定周期よりも短い所定のラッチ
期間を経てこのラッチされた論理値をクリヤするラッチ
出力・クリヤ手段（ラッチ６など）と、を備えたＪもの
とする。
非周期的間引きパルス列（非周期的制御信号）を発生さ
せるために、メモリ （ＲＯＭ）に前記制御信号におけ
る。前記第１のパルス列からのパルスの間引きの有、無
に対応する“Ｈ″、“Ｈ″の時系列の論理値をアドレス
番号順に記憶させ、それをアドレス信号出力手段から出
力されるＲＯＭの続出パルス（アドレス信号）と同じサ
イクルで、ラッチ出力・クリヤ手段にラッチし、かつク
リヤしこのラッチ、クリヤされる信号を前記非周期的制
御信号とする。
せるために、メモリ （ＲＯＭ）に前記制御信号におけ
る。前記第１のパルス列からのパルスの間引きの有、無
に対応する“Ｈ″、“Ｈ″の時系列の論理値をアドレス
番号順に記憶させ、それをアドレス信号出力手段から出
力されるＲＯＭの続出パルス（アドレス信号）と同じサ
イクルで、ラッチ出力・クリヤ手段にラッチし、かつク
リヤしこのラッチ、クリヤされる信号を前記非周期的制
御信号とする。
以下第１図と第２図に基づいて本発明の詳細な説明する
。第１図は本発明の一実施例としての構成を示すブロッ
ク回路図、第２図は同じく第１図の各部の信号について
のタイムチャートである。 第１図はラッチ６から８チヤンネルの独立した前記非周
期的制御信号ｈ（ｈｌ〜ｈ８）を得る回路であり、ＲＯ
Ｍ５の各アドレス領域にはこの制開信号りのちととなる
８チャンネル分の（つまり８ビツトの）データが格納さ
れており、この８ビツトの各桁が各チャンネルに対応し
ている。 次に第２図を参照しつつ第１図の構成と動作を説明する
。第１図の１は基本クロックａ （第２図（１））を出
力する発振器、２はカウンタであり、このカウンタ２は
この基本クロックａを計数して、その所定の計数値（こ
の例では４つ）ごとに（つまりカウンタ出力すとＣ（第
２図（２）と（３））とのＡＮＤ条件が満たされる計数
値ごとに） 、ＡＮＤゲート７を介し“Ｈ”のシフトレ
ジスタ人力ｄ （第２図（４））をシフトレジスタ３に
与える。 シフトレジスタ３はＮＯＴ素子８を介し基本クロックａ
を反転した信号をクロック信号とし、前記シフトレジス
タ人力ｄを入力してシフトしつつ所定の時間差を持つカ
ウンタクロックｅ（第２図（り））、ラッチ信号ｆ （
第２図（６１）、および原リセット信号ｇｌ（図外）を
出力する。なおこの原すセ・７ト信号ｇｌはＮＯＴ素子
９を介して反転されリセット信号ｇ（第２図（７））と
なる。 ４はＲＯＭ５にアドレス信号４ａ（第２図（８））を与
えるアドレスカウンタで、前記カウンタクロックｅが入
るたびにこれを累計してアドレス番号順のアドレス信号
４ａを順次出力する。これによりＲＯＭ５内のこのアド
レス信号４ａで指定されたアドレス領域の内容がＲＯＭ
５からＲＯＭ出力信号５ａ（第２図（９））として出力
される。その出力信号５ａをシフトレジスタ３からの前
記ラッチ信号ｆによりラッチ６にラッチしたのち、同じ
くシフトレジスタ３からの前記リセット信号ｇでラッチ
６をクリアする。 このようにしてラッチ６から第２図αωの時点ｔＯ，ｔ
ｌ、ｔ２のようなタイミングで非周期的制御信号ｈ（ｈ
１〜ｈ８）が出力され得ることになる。なおこの例では
非周期的制御信号りの出力され得るタイミングは基本ク
ロックａの４個について１個の割合となっている。 例えばここでＲＯＭ５の０番地から順に続く各番地に“
１”が連続して記憶されているとすると第２図の非周期
的制御信号りはｔｏ、ｔｌ、ｔ２・・・・−の各時点で
途切れる（間引かれる）ことなく繰り返し発生すること
になる。またここでＲＯＭ５の１番地の記憶データが“
Ｏ″に置き換わったとすると、第２図の非周期的制御信
号りの時点ｔＱのパルスがＲＯＭ５のＯ番地に対応する
パルスとすれば、このパルスは存在するが、時点ｔ１の
パルス（即ちＲＯＭ５の１番地に対応するパルス）は発
生しない。このようにしてＲＯＭ５に格納するデータに
応じて、ＲＯＭ５へのアドレス信号４ａの周期を基本周
期とする任意の非周期的間引きパルス列（非周期的制御
信号）を発生させることができる。 また第１図ではラッチ６から８チャンネル分の制御信号
ｈ１〜ｈ８が出力されているが、これはＲＯＭ５の各ア
ドレス内における８ビツトデータの各桁の値を独立に変
えることにより８チャンネル個別の制御信号ｈ１〜ｈ８
を得ることができるのは当然である。またＲＯＭ５のア
ドレスカウンタ４を制御することによっても何種もの制
御信号ｈ１〜ｈ８を発生させることができる。
。第１図は本発明の一実施例としての構成を示すブロッ
ク回路図、第２図は同じく第１図の各部の信号について
のタイムチャートである。 第１図はラッチ６から８チヤンネルの独立した前記非周
期的制御信号ｈ（ｈｌ〜ｈ８）を得る回路であり、ＲＯ
Ｍ５の各アドレス領域にはこの制開信号りのちととなる
８チャンネル分の（つまり８ビツトの）データが格納さ
れており、この８ビツトの各桁が各チャンネルに対応し
ている。 次に第２図を参照しつつ第１図の構成と動作を説明する
。第１図の１は基本クロックａ （第２図（１））を出
力する発振器、２はカウンタであり、このカウンタ２は
この基本クロックａを計数して、その所定の計数値（こ
の例では４つ）ごとに（つまりカウンタ出力すとＣ（第
２図（２）と（３））とのＡＮＤ条件が満たされる計数
値ごとに） 、ＡＮＤゲート７を介し“Ｈ”のシフトレ
ジスタ人力ｄ （第２図（４））をシフトレジスタ３に
与える。 シフトレジスタ３はＮＯＴ素子８を介し基本クロックａ
を反転した信号をクロック信号とし、前記シフトレジス
タ人力ｄを入力してシフトしつつ所定の時間差を持つカ
ウンタクロックｅ（第２図（り））、ラッチ信号ｆ （
第２図（６１）、および原リセット信号ｇｌ（図外）を
出力する。なおこの原すセ・７ト信号ｇｌはＮＯＴ素子
９を介して反転されリセット信号ｇ（第２図（７））と
なる。 ４はＲＯＭ５にアドレス信号４ａ（第２図（８））を与
えるアドレスカウンタで、前記カウンタクロックｅが入
るたびにこれを累計してアドレス番号順のアドレス信号
４ａを順次出力する。これによりＲＯＭ５内のこのアド
レス信号４ａで指定されたアドレス領域の内容がＲＯＭ
５からＲＯＭ出力信号５ａ（第２図（９））として出力
される。その出力信号５ａをシフトレジスタ３からの前
記ラッチ信号ｆによりラッチ６にラッチしたのち、同じ
くシフトレジスタ３からの前記リセット信号ｇでラッチ
６をクリアする。 このようにしてラッチ６から第２図αωの時点ｔＯ，ｔ
ｌ、ｔ２のようなタイミングで非周期的制御信号ｈ（ｈ
１〜ｈ８）が出力され得ることになる。なおこの例では
非周期的制御信号りの出力され得るタイミングは基本ク
ロックａの４個について１個の割合となっている。 例えばここでＲＯＭ５の０番地から順に続く各番地に“
１”が連続して記憶されているとすると第２図の非周期
的制御信号りはｔｏ、ｔｌ、ｔ２・・・・−の各時点で
途切れる（間引かれる）ことなく繰り返し発生すること
になる。またここでＲＯＭ５の１番地の記憶データが“
Ｏ″に置き換わったとすると、第２図の非周期的制御信
号りの時点ｔＱのパルスがＲＯＭ５のＯ番地に対応する
パルスとすれば、このパルスは存在するが、時点ｔ１の
パルス（即ちＲＯＭ５の１番地に対応するパルス）は発
生しない。このようにしてＲＯＭ５に格納するデータに
応じて、ＲＯＭ５へのアドレス信号４ａの周期を基本周
期とする任意の非周期的間引きパルス列（非周期的制御
信号）を発生させることができる。 また第１図ではラッチ６から８チャンネル分の制御信号
ｈ１〜ｈ８が出力されているが、これはＲＯＭ５の各ア
ドレス内における８ビツトデータの各桁の値を独立に変
えることにより８チャンネル個別の制御信号ｈ１〜ｈ８
を得ることができるのは当然である。またＲＯＭ５のア
ドレスカウンタ４を制御することによっても何種もの制
御信号ｈ１〜ｈ８を発生させることができる。
本発明によれば所定周期で出力されるパルスの列（以下
第１のパルス列という）から、あたかも所定の非周期的
条件で前記パルスの一部を間引いてなるように構成され
たパルス列（非周期的間引きパルス列、つまり非周期的
制御信号ｈ、以下第２のパルス列という）を発生させる
非周期的間引きパルス列発生装置において、 前記第２のパルス列における、前記第１のパルス列から
のパルスの間引きの有、無を論理の２値にそれぞれ対応
させてなる時系列の各個別の論理値を順次アドレス番号
順に記憶するＲＯＭ５と、ＲＯＭアドレス信号４ａを介
し前記所定周期毎に、かつ前記アドレス番号順に前記メ
モリをアクセスするアドレスカウンタ４と、 このアクセスごとに前記メモリからＲＯＭ出力信号５ａ
を介し読出された論理値をラッチ信号ｆを介しラッチし
たうえ、前記第２のパルス列を構成する信号として出力
し、このラッチのつど、リセット信号ｇを介し前記所定
周期よりも短い所定のラッチ期間を経てこのラッチされ
た論理値をクリヤするラッチ６と、を備えることとした
ので、これまで作るのが難しかった、ＲＯＭアドレス信
号の２倍の周期より短い基本周期を持つ複雑な非周期的
制御信号りを簡単に生成することができる。
第１のパルス列という）から、あたかも所定の非周期的
条件で前記パルスの一部を間引いてなるように構成され
たパルス列（非周期的間引きパルス列、つまり非周期的
制御信号ｈ、以下第２のパルス列という）を発生させる
非周期的間引きパルス列発生装置において、 前記第２のパルス列における、前記第１のパルス列から
のパルスの間引きの有、無を論理の２値にそれぞれ対応
させてなる時系列の各個別の論理値を順次アドレス番号
順に記憶するＲＯＭ５と、ＲＯＭアドレス信号４ａを介
し前記所定周期毎に、かつ前記アドレス番号順に前記メ
モリをアクセスするアドレスカウンタ４と、 このアクセスごとに前記メモリからＲＯＭ出力信号５ａ
を介し読出された論理値をラッチ信号ｆを介しラッチし
たうえ、前記第２のパルス列を構成する信号として出力
し、このラッチのつど、リセット信号ｇを介し前記所定
周期よりも短い所定のラッチ期間を経てこのラッチされ
た論理値をクリヤするラッチ６と、を備えることとした
ので、これまで作るのが難しかった、ＲＯＭアドレス信
号の２倍の周期より短い基本周期を持つ複雑な非周期的
制御信号りを簡単に生成することができる。
第１図は本発明の一実施例としての構成を示すブロック
回路図、第２図は同じ（第１図の各部の信号についての
タイムチャートである。 １：発振器、２：カウンタ、３：シフトレジスタ、４ニ
アドレスカウンタ、５：ＲＯＭ、６：ラッチ、ｅ：カウ
ンタクロソク、ｆ：ラッチ信号、ｇ：リセット信号、４
ａ：ＲＯＭアドレス信号、５ａ：ＲＯＭ出力信号、ｈ（
ｈ１〜ｈ８）：非周期的間引きパルス列（非周期的制御
信号）。
回路図、第２図は同じ（第１図の各部の信号についての
タイムチャートである。 １：発振器、２：カウンタ、３：シフトレジスタ、４ニ
アドレスカウンタ、５：ＲＯＭ、６：ラッチ、ｅ：カウ
ンタクロソク、ｆ：ラッチ信号、ｇ：リセット信号、４
ａ：ＲＯＭアドレス信号、５ａ：ＲＯＭ出力信号、ｈ（
ｈ１〜ｈ８）：非周期的間引きパルス列（非周期的制御
信号）。
Claims (1)
- 【特許請求の範囲】 １）所定周期で出力されるパルスの列（以下第１のパル
ス列という）から、あたかも所定の非周期的条件で前記
パルスの一部を間引いてなるように構成されたパルス列
（以下第２のパルス列という）を発生させる非周期的間
引きパルス列発生装置において、 前記第２のパルス列における、前記第１のパルス列から
のパルスの間引きの有、無を論理の２値にそれぞれ対応
させてなる時系列の各個別の論理値を順次アドレス番号
順に記憶するメモリと、前記所定周期毎に、かつ前記ア
ドレス番号順に前記メモリをアクセスするアドレス信号
出力手段と、 このアクセスごとに前記メモリから読出された論理値を
ラッチしたうえ、前記第２のパルス列を構成する信号と
して出力し、このラッチのつど、前記所定周期よりも短
い所定のラッチ期間を経てこのラッチされた論理値をク
リヤするラッチ出力・クリヤ手段と、を備えたことを特
徴とする非周期的間引きパルス列発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62011657A JPH0626306B2 (ja) | 1987-01-21 | 1987-01-21 | 非周期的間引きパルス列発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62011657A JPH0626306B2 (ja) | 1987-01-21 | 1987-01-21 | 非周期的間引きパルス列発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63180211A true JPS63180211A (ja) | 1988-07-25 |
| JPH0626306B2 JPH0626306B2 (ja) | 1994-04-06 |
Family
ID=11784041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62011657A Expired - Lifetime JPH0626306B2 (ja) | 1987-01-21 | 1987-01-21 | 非周期的間引きパルス列発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0626306B2 (ja) |
-
1987
- 1987-01-21 JP JP62011657A patent/JPH0626306B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0626306B2 (ja) | 1994-04-06 |
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