SU1086434A1 - Устройство дл разбиени графа на подграфы - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ РАЗБИЕНИЯ ГРАФА НА ПОДГРАФЫ, содержащее генератор тактовых импульсов, первую и вторую группы элементов И, первую группу элементов ШШ, первьй элемент И, первую и вторую группы триггеров ,, блок отображени  графа, первый и второй счетчики, первый элемент задержки, группу дифференцирующих элементов, отличающеес  тем, что, с целью расширени  функциональных возможностей устройства путем обеспечени  определени  номеров вершин каждого подграфа, в устройство введены п ть регистров сдвига, два дешифратора, три буферных .регистра, узел коммутации , треть  и четверта  группы элементов И, п блоков узлов перебора (п - число вершин графа), каждый из которых состоит из триггера, двух элементов И и элемента ИЛИ, шифратор , блок сложени -вычитани , перва  и втора  схемы сравнени , второй , третий, четвертый и п тый элементы задержки, четьфе элемента ШШ, элемент НЕ, втора  и треть  группы элементов ИЛИ, триггер, второй элемент И, матричный запоминающий блок, буферный матричный запоминающий блок и блок индикации, причем выход генератора тактовых импульсов соединен с входами первого и второго счетчиков, выходы первого счетчика соединены с входами первого дешифратора , выходы второго счетчика через первый буферный регистр соединены с входами второго дешифратора, выходы которого соединены с первыми входами элементов И первой и четвертой групп, вторые входы элементов И первой группы объединены и подключены к выходу второго элемен (Л та И, сдвигающему входу первого регистра сдвига и объединенным единичным входам триггеров второй груп :пы, выходы элементов И первой группы соединены с первыми входами соответствующих элементов ИЛИ первой группы , выходы второго регистра сдвига . 00 соединены с управл ющими входами соф ответствующих элементов буферного 4 Од матричного запоминающего блока и через узел коммутации с вторьп да входаh (i ми элементов ИЖ первой группы,, выход калодого элемента ,ИЛИ первой грУппы соединен с информационными входами буферного матричного запоминающего блока и единичным входом соответствующего триггера первой группы триггеров, нулевые входы триггеров первой группы объединены и соедине .ны с объединенными первыми входами элементов ШШ третьей группы, входами установки в нуль первого и второ ,го- счетчиков, первого и второго регистров сдвига, первым входом пер

Description

вого элемента ИЛИ и выходом второго элемента ИЛИ, единичный выход каждого триггера первой группы соединен с первыми входами элементов ИЛ и первого элемента И соответствующего уэла перебора, вторым входом соответствующего элемента ИЛИ третьей группы и соответствующим вхо .дом первого элемента И, второй вход элемента ИЛИ каждого узла перебора соединен с соответствукмцим выходом первого дешифратора, вторые входы первых элементов И узлов перебора объединены и подключены к гходу третьего элемента ИЛИ, выход первого регистра сдвига соединен с вторым входом первого элемента ИЛИ, входом второго регистра сдвига, входом вычитани  лока сложени вычитани  и через первый элемент задержки с первым входом третьего элемента ИЛИ, второй вход Kotoporo  вл етс  входе задани  исходного состо ни  устройства, выход, элемента ИЛИ каждого узла -перебора- соединен с первым входом .элемента И узла перебора, второй вход которого соединен с нуйевым выходом триггера узла перебора, единичный вход которого соединен с выходом первого элемента И узла перебора, а нулевой вход - с выходом соответствующего элемента ИЛИ третьей группы , выходы вторых элементов И уэлов перебора соединены с первыми входами соответствующих элементов И третьей группы, вторые входы которых соединены с нулевыми выходами соответствзгющих триггеров второй группы, нулевые входы которьк подключены к выходам соответствующих элементов И четвертой группы и через диф(1херенцирующие элементы к ;входам четвертого элемента ИЛИ, выход которого соединен с третьим входом первого элемента ИЛИ, вторые входы элементов И четвертой группы объединены и подключены к выходу первого счетчика, управл ницему вход четвертого регистра сдвига и первому входу второго элемента И, третьи входы элементов И четвертой группы объединены и подключены к нулевому выходу триггера и через последовательно соединенные четвертый элемент задержки и элемент НЕ к второму входу второго элемента И, единичный вход триггера соединен с выхоом четвертого регистра сдвига, информационные входы которого соединены с соответствующими выходами третьего регистра сдвига, установочные входы которого соединены с входом установки исходного состо ни  устройства, первыми входами элементов ИЛИ второй группы, первьм входом второго элемента ИЛИ и через п тый элемент задержки с входом сброса третьего буферного регистра и входом сложени  блока сложени вычитани , вход третьего регистра сдвига соединен с нулевым входом триггера, через третий элемент задержки с установочными входами четвертого регистра сдвига, входом п того регистра сдвига, разрешающим входом второй схемы сравнени , выходом первого элемента И и через второй элемент задержки с вторым входом второго элемента ИЛИ, второй вход каждого элемента ИЛИ второй группы соединен с выходом соответствующего элемента И третьей группы, а выход - с соответствующим входом блока отображени  графа, выходы которого соединены с входами шифратора , выходы шифратора соединены с первыми входами первой схемь сравнени , входами блока сложени -вычитани  и первыми входами соответствующих элементов И второй группы, выходы которых соединены с входами второго буферного регистра, выходы второго буферного регистра подключены к вторым входам первой схемы сравнени , выход которой соединен с объединенными вторыми входами элементов И второй группы и входом перезаписи первого буферного регистра , выходы блока сложени -вычитани  соединены с входами третьего буферного регистра и первыми входами второй схемы сравнени , выход которой соединен с входом перезаписи третьего буферного регистра и управл ющим входом матричного запоминающего блока, информационные входы которого соединены с информационными выходами буферного матричного эапоминагацего блока, выходы матричнбго запоминающего блока соединены с входами блока индикации, разрешающий вход которого подключен к выходу п того регистра сдвига, а выходы третьего буферного регистра соединены с вторыми входами второй схемы сравнени  ,

Устройство относитс  к вычислительной технике и может быть использовано дл  построени  сцепиализированных вычислительных устройств, предназначенных дл  решени  задачи компоновки электронных схем.

Известно устройство дл  исследовани  графов, содержащее узел перебора сочетаний, две группы элементов ЗАПРЕТ, наборное поле, два пороговых элемента, узел управлени  выбором направлени , триггер, элемент И, генератор и мультийибраторС

Однако это устройство не позвол ет решать задачу разбиени  графа на подграфы.

Известно также устройство дл  определени  числа деревьев графа содержащее блок перебора сочетаний, запоминающие триггеры, первый вход каждого из которых соединен с соответствующим выходом блока перебора сочетаний, элементы ИЛИ, выход каждого из которых соединен с вторым входом соответствующего запоминающего триггера, зшравл емые ключевые схемы, ключи, первыми входами соединенные с выходами запоминающих триггеров и управл емых ключевых схем, счетчики дуг, схему сравнени , входами соединенную с выходами счетчиков дуг, выходы которых соединены с выходами ключей, последовательно соединенные счетчик цепей, элемент НЕ и элементы И, выход схемы сравнени  соединен с входом счетчика цепей, выход которого соединен с вторили выходами ключей СЗ.

Недостатком устройства  вл етс  невозможность его применени  дл  решени  задачи компоновки электронных схем.

Наиболее близким к предлагаемому по техническому решению  вл етс  устройство дл  моделировани  . характеристик графа, содержащее шину запуска генератора импульсов , подключенную к генератору импульсов, шину окончани  испытани , с.оедииенную с выходом элементов И и генератором импульсов, выход которого соединен с входом счетчика и через элемент задержки.с входами ключей, второй вход каждого из которых соединен с единичным выходом соответствующего триггера вершины и одним из входов соответствующего ключа вершины, второй вход каждого из которых соединен с блоком отобра

жени  графа, входом соответствующего триггера вершин и первым входом элемента ИЛИ блока элементов ИЛИ и выходом соответствующего ключа, ну5 левой выход каждого из триггеров вершин соединен с входами соответствующего ключа и вторым входом элемента ИЛИ, а также через последовательно соединенные блок дифференци0 рировани , ключи и счетчик с распределителем , к другому входу которого подключена шина опроса, а каждый из выходов соединен со счетчиком частей графа, шина установки триггб5 ров вершин соединена с каждым из

триггеров и ключом, другой вход каждого из триггеров верщин соединен с шинами результатов розыгрьш1а вершин , шина установки триггеров ре0 бер соединена с каждым из входов установки триггеров ребер, другой вход каждого из которых соединен с шинами результатов розыгрыша ребер, выход каждого из этих триггеров

5 через ключи ребер соединен с блоком отображени  графа, шина отсутстви  вершин в розыгрьш1е подключена к выходу последовательно соединенных ключей, входы ключей соединены с

0 входами соответствующих последовательно соединенных ключей, выход каждого из элементов ШШ соединен с входом элемента И СЗ.

Однако известное устройство моj ,жет быть использовано только дл  решени  задачи анализа числа подграфов и размера каждого подграфа, но не может быть использовано при решении задач синтеза, т.е. разбиении

исходного св зного графа на подграфы с оптимизацией числа св зей между подграфами и определением номеров вершин в каждом подграфе.

Целью изобретени   вл етс  расj ширение функциональных возможностей устройства путем обеспечени  определени  номеров вершин каждого подграфа .

Указанна  цель достигаетс  тем, что в устройство дл  разбиени  графа на подграфы, содержащее генератор тактовых импульсов, первую и вторую группу элементов И, первую группу элементов ШШ, элемент И, первую и вторую группы триггеров , блок отображени  графа, первый и второй счетчики, первый элемент задержки, группу дифференцирующих элементов, введены п ть регистров сдвига, два дешифратора, три буферных регистра, узел коммутации треть  и четверта  группы элементов И, п блоков узлов перебора (п - число вершин графа), каждый из которых состоит из триггера, двух злементов И и элемента ИЛИ, шифратор, блок сложени -вьгчйтани , перва  и втора  схемы сравнени , второй, третий, четвертый и п тьй элементы задержки,четыре элемента ИЛИ элемент НЕ, втора  и треть  группы элементов ИЛИ, триггер, второй элемент И, матричный запоминающий блок буферный матричный запомт нающий блок и блок индикации, -причем выход генератора тактовых импульсов соединен с входами первого и второго счет чиков, выходы первого счетчика соединены с входами первого дешифратора , выходы второго счетчика через первый буферный регистр соединены с входами второго дешифратора, выходы которого соединены с первыми входами элементов И первой и четвертой групп, вторые входы элементов И первой группы объединены и подключены к выходу второго элемента И, сдвиганицему входу первого регистра сдвига и объединенньм единичным входам триггеров второй группы, выходы элементов И первой группы соединены с первыми входами соответствукнцих элементов ИЖ первой группы, выходы вто рого регистра сдвига соединены с , управл ющими входами соответствующих элементов буферного матричного запоминающего блока и через; узел коммутации с вторыми входами элементов ИЛ первой группы, выход каждого элемента ИЛИ первой группы соединен с информационньми входами буферного матричного запоминающего блока и еди ничным входом соответствующего триггера первой группы триггеров, нулевые входы триггеров первой группы объединены и соединены с объединенными первыми входами элементов ИЛИ третьей группы, входами установки в нуль первого и второго счетчиков, первого и второго регистров сдвига, первым входом первого элемента ИЛИ и выходом второго элемента ИЛИ, единичный выход каждого триггера первой группы соединен с первыми входами элементов ИЛИ и первого элемента И соответствующего узла перебора , вторым входом соответствующего элемента ИЛИ третьей группы и соответствующим входом первого элемента И, второй вход элемента ИЛИ каждого узла перебора соединен с соответствующим выходом первого дешифратора , вторые входы первых элементов И узлов перебора объединены и подключены к выходу третьего элемента ИЛИ, выход первого регистра сдвига соединен с вторым входом первого элемента ИЛИ, входом второго регистра сдвига, входом вычитани  блока сложени -вычитани  и через первьй элемент задержки с первым входом третьего элемента ИЛИ, второй вход которого  вл етс  входом задани  исходного состо ни  устройства , выход элемента ИЛИ каждого узла перебора соединен с первым входом второго элемента И узла перебора , второй вход которого соединен с нулевым выходом триггера узла перебора , единичный вход которого соединен с выходом первого, элемента И узла перебора, а нулевой вход - с выходом соответствующего элемента ИЛИ третьей группы, выходы вторых элементов И узлов перебора соединены с первыми входами соответствуннцих элементов И третьей группы, вторые входы которых соединены с нулевыми выходами соответствующих триггеров второй группы, нулевые входы которЬк подключены к выходам соответствующих злементов И четвертой группы и через дифференцирук цие элементы к входам четвертого элемента ИЛИ, выход которого соединен с третьим входом первого элемента ИЛИ, вторые элементов И четвертой группы объединены и подключены к выходу первого счетчика, управл ющему входу четвёртого регистра сдвига и первому входу второго элемента И, третьи входы элементов И четвертой группы объединены и подключены к нулевому выходу триггера и черезпоследовательно соединенныечетвертый элемент задержки и элемент НЕ к второму входу второго элемента И, единичньй вход триггера соединен с выходом четвертого регистра сдвига, информационные входы которого соединены с соответствуинцими выходами третьего регистра сдвига, установочные входы которого соединены с входом установки исходного состо ни  устройства , первыми входами элементов ИЛИ второй группы, первым входом второго элемента ИЛИ и через п тый элемент задержки с входом сброса третьего буферного регистра и входом сложени  блока сложени вычитани , вход третьего регистра сдвига соединен с нулевым входом триггера, через третий элемент задержки с установочными входами четвертого.регистра сдвига, входом п того регистра сдвига, разрешающим входом второй схемы сравнени , выходом первого элемента Ни через второй элемент задержки с вторым входом второго элемента ИЛИ, второй вход каждого элемента ИЛИ второй группы соединен с выходом соответст вующего элемента И третьей группы, а выход - с соответствующим входом блока отображени  графа, выходы которого соединены с входами шифратора , выходы шифратора соединены с первыми входами первой схемы сравнени , входами блока сложени вычитани  и первыми входами соответ ствук цих элементов И второй группы, выходы которьк соединены с входами второго буферного регистра, выходы второго буферного регистра подключены -к вторым входам первой схемы сравнени , выход которой соединен с объединенными вторыми входами элементов И второй группы и входом перезаписи первого буферного регист ра, выходы блока сложени -вычитани  соединены с входами третьего буферного регистра и первыми входами второй схемы сравнени , выход которой соединен с входом перезаписи третьего буферного регистра и управ л ющим входом матричного запоминающего блока, информационные входы ко торого соединены с информационными выходами буферного матричного запоминающего блока, выходы матричного запоминающего блока соединены с вхо дами блока индикации, разрешакнций вход которого подклвочен к выходу П того регистра сдвига, а вькоды третьего буферного регистра соединены с вторыми входами второй схемы сравнени . Каждый вход блока отображени  графа соответствует вершине графа, а каждый выход-ребру между любой парой вершин. Топологи  исходного графа задаетс  блоком отображени  графа таким образом, что при подач на его входы единичного сигнала он 4 по витс  на тех выходах, которые соответствуют ребрам, соедин ющим вершины, на которые были поданы единичные сигналы. Это позвол ет в каждом такте работы устройства осуществл ть выбор той вершины графа , котора  имеет наибольшее (наименьшее ) число св зей с множеством вершин, выбранных в предьщущем такте. Кроме того, в исходном состо нии с помощью узла коммутации выбираетс  некоторое число вершин, равное заданному числу подграфов, кажда  из которых  вл етс  базовой в соответствующем подграфе и к которой в процессе работы устройства присоедин ютс  другие вершины графа. Процесс формировани  каждого из подграфов графа заканчиваетс  по сигналу с выхода переполнени  первого регистра сдвига, так как число разр дов регистра равно числу вершин графа, которые должны быть объединены в один подграф. Формирование всех подграфов графа осуществл етс  последовательно и после окончани  процесса исходный граф будет разбит на заданное число подграфов с локально-минимальным числом св зей между ними. Полученный результат разбиени  графа на подграфы будет записан в матричный запоминающий блок и отображен на блоке индикации, а суммарное число св зей - в третьем буферном регистре. На следующем шаге оптима- зации из рассмотрени  исключаютс  те вершины каждого из подграфов, которые быпи выбраны на первом шаге оптимизации в качестве вершин, имеющих максимальное число св зей с базовой вершиной каждого из подграфов. В качестве новой вершины дл  кахдоо из подграфов „выбираетс  следунмца  по максимальной св зности с базовой вершиной. Далее процесс формировани  подграфов полностью аналогичен описанному. По получении разбиени  после второго шага оптимизации производитс  сравнение результатов первого и в.торого шагов по суммарному числу св зей между подграфами графа . В матричный запоминающий блок и в третий буферный регистр записываютс  результаты лучшего из двух полученных разбиений по минимуму указанного критери . Далее процесс оптимизации протекает аналогично. На фиг. 1 приведена структурна  схема устройства; на фиг. 2 - пример графаj на фиг. 3 - возможный вариант построени  блока отображени  графа приведенного на фиг. 2. Устройство содержит генератор 1 тактовых импульсов, счетчики 2 и 3, дешифратор 4, буферный регистр 5, дешифратор 6, группы элементов И и , элемент И 9, регистр сдвига 10, группу элементов ИЛИ 11-, -11, узел коммутации 12, регистр сдвига 13, буферный матричньй блок 14, группу триггеров , группу элементов ИЛИ , элемент ИЛИ 17, группу элементов ИЛИ 18 -18 , группу элементов И , блоки уэлов перебора, элемент И 21, регистр сдвига 22, элемент задержки 23, элемент ИЛИ 24, элемент ИЛИ 25, блок 26 сложени вычитани , группу элементов И 27 -27- , группу триггеров , груп пу элементов И , группу триг геров , группу дифференцирующих элементов ,элемент ИЛИ 3 триггер 33, элемент задержки 34, элемент НЕ 35, регистр сдвига 36, вход 37 установки исходного состо ни  устройства, группу элементов или , элемент задержки 39 буферньш регистр 40, элемент задерж ки 41, регистр сдвига 42, схему сра нени  43, элемент задержки 44, блок 45 отображени  графа, шифратор 46, схему сравнени  47, группу элементов И 48,,-48, буферный регистр 49, матричный запоминающий блок 50 и блок 51 индикации. Возможный вариант построени  блока 45 отображени  графа, изображенного на фиг. 2, приведен на фиг. Каждому ребру графа соответствует двухвходовой элемент И 45,1 1, 2, 3, 4, 5.Каждый вход этого элемен та И соединен с одним из входов блока, отображающих вершины графа, в соответстйии с топологией исходного графа. Дл  подготовки устройства к рабо те выход переполнени  счетчика 2 устанавливаетс  на тот разр д, кото рый соответствует заданному числу вершин в исходном графе, а выход переполнени  регистра сдвига 22 устанавливаетс  на тот разр д, которы соответствует числу вершин подграфа с максимальной их мощностью.Блок 45 отображени  графа настраиваетс  на заданную топологию графа, дл  че ГО входы блока, соответствующие вершинам графа, гибкими перемычками соедин ютс  с соответствующими входами элементов И 45 (фиг.З). Входы и выходы остальных многоразр дных узлов и блоков рассчитываютс  на максимальное число верщин и ребер в графе и соедин ютс  между собой жестко. Перед началом работы счетчики 2 и 3, регистры сдвига 10, 13, 22, 36 и 42, триггеры , буферные регистры 5 и 49 устанавливаютс  в нулевое состо ние. В буферный , регистр 40 записываетс  код (11 ... 1),. Узлом кo n yтaции 12 k выходов регистра сдвига 13 в соответствующем пор дке подключаютс  к единичным входам соответствующих тригге- ров , обеспечива  выбор по одной базовой вершине дл  каждого подграфа. Пор док подключени  выходов регистра сдвига 13 к триггерам определ етс  тем, какие вершины графа должны быть базовыми дл  соответствующих подграфов и в каком пор дке будут формироватьс  подграфы. Например, если граф с числом вершин п 30 необходимо разбить на три подграфа (т.е. к 3) и базовыми вершинами должны быть 5- , 11-  и 15- , то подключа  первый выход регистра сдвига 13 к триггеру 15с, второй выход - к триггеру 15 и третий выход - к триггеру , последовательно формир5тот первый подграф с 5-й базовой вершиной, второй подграф с 11-и базовой вершиной и третий подграф с 15-й базовой вершиной. Причем в исходном состо нии единичный потенциал будет только на одном, первом выходе регистра сдвига 13, т.е. формируетс  первый подграф, и перед началом работы только первый выход регистра сдвига 13 подключен к одному из триггеров , (в со-, ответствии с примером к 5-му триггеру 155). При подаче сигнала на шину установки исходного состо ни  одновременно на все входы блока 45 отображени  графа поступают единичные сигналы (см. фиг. 3), и на соответствуюощх выходах, в зависимости от конкретной топлогии графа, по вл ютс  единичные сигналы, число которых равно общему числу ребер, вход щих в данный граф. Это число преобразуетс  шифратором 46 в соответствующи код и записываетс  в блок сложени вычитани  26 по ёигналу, подаваемом на вход Сложение, т.е. этот код складываетс  с нулевым кодом блока сложени -вычитани . По окончании формировани  очередного подграфа из кода этого числа вычитаетс  код числа внутренних (между вершинами, вход щими в данньй подграф) св зей каждого из подграфов. Устройство работает следующим образом. .Каждьй тактовый импульс, поступа с генератора 1 на счетчик 2, поочередно подключает каждый выход дешиф ратора 4 к соответствующему входу блока 45 отображени  графа, т.е. по дает поочередно на все п вершин гра фа единичньй потенциал. В соответст вии с этим в первом такте единичный потенциал подаетс  на 5-ю вершину (п тый вход блока 45) как базовую дл  первого подграфа с 1-го выхода регистра сдвига 13 через узел коммутации 12, элемент ИЛИ 11с взведенный триггер 15,-, элемент ИЛИ 18 элемент И 27г, на втором входе которого посто нно присутствует единичньй потенциал с триггера 28, далее через элемент И 29, на второй вход которого посто нно подаетс  единичный потенциал с триггера 30с и далее .через элемент ИЛИ 38 на п тый вход блока 45. Кроме того, в первом такте единичный потенциал подаетс  и на 1-й вх.од блока 45 с первого выхода счетчика 2 через дешифратор 4, элемент ИЛИ 18,, и так далее по описанной выше цепочке только с индексом 1. Поэтому единич ный потенциал присутстйует на 1-м и 5-м входах блока 45, на соответст вующих выходах блока 45 отображени  графа по вл ютс  единичные потенциа лы, т.е. соответствующих ребер, кот ) рые св зывают 1-ю и 5-ю вершины. Чи ло ребер, инцидентных 1-й и 5-й вершинам, преобразуетс  шифратором 4 в соответствующий код, который срав ниваетс  с кодом, поступающим на схему сравнени  47 с буферного регистра 49. В первом такте в регистре 49 записан код 00...0. Если код шифратора 46 больше кода регистра 49, то схема сравнени  47 вырабатывает на своем выходе единичный сигнал, по которому код шифратора 46 через элемент И блока 48 переписываетс  в буферный регистр 49, а в буферный регистр 5 из счетчика 3 переписываетс  код номера вершины , в данном случае первой вершины (код 00.. .01). Во втором такте единичный потенциал подаетс  на 5-ю вершину и на 2-ю вершину. Если число ребер, св зывающих 2-ю и 5-ю вершины , меньше числа ребер, св зывающих 1-ю и 5-ю вершины, то на выходе схемы сравнени  47 единичный сигнал не вырабатываетс  и содержимое счетчика 3 и регистра 49 не измен етс . В противном случае сигнал вырабатываетс , в буферный регистр 49 переписываетс  код, соответствующий числу ребер, св зывающих.2-ю и 5-ю вершины, а в буферный регистр 5 код 00...10. , Таким образом, через п тактов все п выкоДов дешифратора 4 оказываютс  поочередно подключенными к входам блока 45 отображени  графа, а в буферный регистр 5 записываетс  код номера вершины, имеющей с базовой (в примере - с 5-й) вершиной наибольшее число ребер. Следующий тактовый импульс формирует на вькоде переполнени  счетчика 2 единичньй сигнал, которьй через открытый элемент И 9 продвигает единицу в регистр сдвига 22 и подает сигнал разрешени  на элементы И 8--8, так как на другой вход элемента И 9 подаетс  инверсный сигнал с установленного в исходное состо ние триггера 33. В результате этого единичньй сигнал с того выхода дешифратора 6, которьй соответствует вершине /максимальным числом ребер св занной с 5-йV вершиной, поступает на соответствующий триггер блока и переводит его в единичное состо ние до окончани  формировани  первого варианта разбиени  Графа на подграфы. Это означает, что в первьй подграф вошли уже две вершины: базова  (5-  вершина) и вершина , св занна  с ней наибольшим числом ребер. В следующем цикле перебора всех вершин единичный сигнал подаетс  в каждом такте уже на три вершины: посто нно на две - выбранную в предыдущем цикле и базовую, и поочередно - на каждую из всех оставшихс . По окончании этого цикла аналогично предьщущему циклу выбираетс  вершина, имекица  максимальное число ребер, с двум  вершинами, выбран ными в,-предыдущем цикле. Процесс формировани  первого под графа окончитс , когда в него войде заданное число вершин. Признак этого - по вление единичного сигнала на выходе регистра сдвига 22, который поступает на регистр сдвига 13 и продвигает единицу на его второй выход, к которому подключен триггер 15 базовой вершины второго подграфа. Сигнал с выхода регистра 22 поступает через элемент задер ки 23 и схему ИЛИ 24 на все вторые входы элементов И 19-19., через элемент ИЛИ 25 (обнул ет) устанавли вает в исходное состо ние буферный регистр 49, поступает на вход Вычитание блока 26 сложени -вычитани , в котором хранитс код суммарного числа св зей исходного графа. Из этого кода вычитаетс  код числа св зей, соедин ющих вершины, выбран ные (включенные) в первый подграф. Элемент задержки 23 необходим дл  Tbroj успеть произвести вьше описы.нную операцию вычитани  прежде чем -произойдет сброс сигналов с входов блока 45 отображени  графа, соответствующих вершинам, включенным в первый подграф. При поступлении сигналов на вторые входы элементов И , н  первые входы которых поданы единичные сигналы с триггеров 15,-15, соответствующих вершинам, отобранным в первый подграф, на выходе соответствующих элементов И по вл етс  единичный сигнал, которы перебрасывает соответствующие триггеры ., поэтому закрываютс  соответствующие им элементы И , и на св занные с этими элементами входы блока 45 через соответст вующие открытые элементы И и элементы ШШ единичные сигналы поступать не будут, т.е. отобранные в первый подграф вершины блокируютс  до конца получени  первого варианта разбиени  и не .участвуют в формировании оставшихс  подграфов . Так как единичный сигнал присутствует уже на втором выходе регистра сдвига 13, то он подаётс  на вторую базовую вершину, и аналогично рассмотренному выше формируетс  второй подграф. После окончани  формировани  второго подграфа на выходе регистра 22 по вл етс  сигнал, который продвигает единицу в регистре 13 на третий выход. По следующему тактовому импульсу начинаетс  фор1 р{рование третьего подграфа и т.д. до тех пор, пока не будут сформированы все графы. Это значит, что 1 ажда  вершина графа включена в какой-либо из подграфов, т.е. на выходе каждого из триггеров 15-15 присутствует единица, поэтому по вл етс  сигнал на выходе элемента И 21, который поступает на разрешающий вход схемы сравнени  43. Этот сигнал разрешает сравнение кода, записанного в буферном регистре 40 ( перед сравнением, после окончани  первого разбиени , в нем записан максимально возможный код 11... 1), с кодом, наход щимс  в блоке 26 сложени -вычитани  и соответствующим числу св зей между подграфами графа. Если код буферного регистра 40 больше кода блока 26 сложени -вычитани , то схема, сравнени  43 вырабатывает сигнал, по которому код блока 26 сложени -вычитани  переписываетс  в буферный регистр 40, а содержимое буферного матричного запоминагацего блока 14 переписьшаетс  в матричнй запоминающий блок 50. Это означает, что запомнилось лучшее из предшествующих разбиений, т.е. какие вершины вошли в какой подграф и число св зей между подграфами при таком разбиени1. Если же. содержимое буферного регистра 40 меньше содержимого блока 26 сложени -вычитани , то на выходе схемы сравнени  сигнал не по вл етс  и содержимое блоков 40 и 50 не измен етс . Кроме того, сигнал с элемента И 21 поступает на регистр сдвига 42 и продвигает в нем единицу на один разр д ближе к выходу, по вление единичного сигнала на котором приводит к выводу лучшего варианта разбиени  на индикацию. Группа элементов, в которую вход т регистры сдвига 10 и 36, группа элементов И 7., группа триггеров , группа дифференцирующих элементов ЗЦ-31, элемент ИЛИ 32, триггер 33, элементы задержки 34 и,41 и элемент НЕ 35, обеспечивает выбор новой ветви разбиени  графа на подграфы с тем, чтобы процесс разбиени  на втором цикле разбиени  не пошел по уже проделанному пути. Это достигаетс  путем блокировки вершины, котора  бьша выбрана в пер вом варианте разбиени , в качестве вершины, имеющей максимальное число св зей с базовой дл  каждого из подграфов. Это значит, что в начале формировани  каждого из подграфов графа в качестве первой вершины, присоедин емой к базовой,будет выбрана друга  вершина, имеюща  с базо вой максимальное число св зей, за исключением вершины, котора  бвша выбрана в первом варианте разбиени  как максимально св занна , но котора  в начале формировани  второ го варианта заблокирована. По окойчании формировани  первого варианта разбиени  сигнал с И 21 прежде, чем поступить на вход элемента ИЛИ 17 и привести все устройство в исходное состо ние, перед началом формировани  второго варианта разбиени  поступает на вход регистра сдвига 36 и продвигает единицу на его первьй выход (верхний по схеме), взводит триггер 33 и через элемент задержки 41 поступает на регистр .сдвига 10, по которому происходит перезапись информации из регистра 36 в регистр 10, но уже в инверс ном коде. В регистре 36 по-прежнему остаетс  код 100...О, а в регист ре 10 - код 00...01, которьй определ ет врем , на которое заблокирована перезапись информации из дешифратора 6 в триггеры , так как эта блокировка обеспечиваетс  отсутствием сигнала на первом входе элемента И 9 через последовательно соединенные триггер 33, элемент задержки 34 и элемент НЕ 35 Сигнал с элемента И 21 через эле мент задержки 44 поступает на вход элемента ИЛИ 17, который приводит устройство в исходное состо ние. Второй вариант разбиени  начинаетс  по очередному импульсу с ГТИ 1 с выбора вершины, максимально св занной с базовой вершиной первого подграфа. В качестве этой вершины выбираетс  та же вершина, что и в первом разбиении (признак окончани  выбора этой вершины - сигнал с выхода переполнени  счетчика 2), од 414 нако она не включаетс  в первьй подграф (не взведен соответствующий триггер блока 15.-15), так как элемент И 9 по одному из входов заблокирован инверсным сигналом с нулевого выхода триггера 33. По этому же сигналу со счегчика 2 продвигаетс  единица на выход переполнени  регистра сдвига 10, в результате чего перебрасываетс  триггер 33 и разблокирует элемент И 9, т.е. после выбора следующей вершины (по влени  импульса на выходе счетчика 2) она включена в подграф. Во врем  выбора этой вершины вершина, выбранна  на предыдущем шаге как максимальным числом св занна  с базовой, должна быть заблокирована на входе блока 45 отображени  графа, т.е. не должна участвовать в переборе вершин при поиске максимально св занной с базовой во втором варианте разбиени  дл  того, чтобы она оп ть не быпа выбрана в подграфе и процесс разбиени  не пошел бы по той же ветви, что и при первом разбиении, т.е. чтобы не повторилось первое разбиение. Блокировка этой вершины осуществл етс  следующим образом. Перед началом поиска второго варианта разбиени  включена (взведен триггер 33) только блокировка включени  в подграф -максимально св занной с базовой вершины, но в переборе она будет принимать участие . Это необходимо дл  того, чтобы определить, какую именно вершину нужно исключить (заблокировать) из процесса просмотра. Поэтому номер этой вершины находитс  в буферном регистре 5, ее код подаетс  на первые входы соответствующих элементов И , на вторые входы которых подаетс  сигнал с триггера 33. Поэтому после окончани  первого просмотра по сигналу со счетчика 2 происходит установка соответствующего триггера в нулевое состо ние, таким образом, эта вершина не участвует в процессе перебора вершин , во втором шаге второго варианта разбиени . После окончани  этого шага в буферный регистр 5 записываетс  код вершины, максимальным числом св зей соединенной с базовой, за исключением заблокированной. Однако код этой вершины не проходит через

блок элементов

так как

уже продвинута единица на выход переполнени  регистра сдвига 10 и,перебросив триггер в нулевое состо ние , разблокирует цепь перезаписи в триггеры и не дает заблокировать эту вершину на следующий шаг выбора следующей вершины. Поэтому на вьрсоде элемента И 9 по вл етс  сигнал, который взводит все триггеры ,, разблокировав- тем самым заблокированную вершину . Кроме того, по по влению хот  бы одного импульса на выходах элементов И 7/, сигналом с выхода элемента ИЖ-32 происходит обнуление буферного регистра 49 дл  того, чтобы во втором шаге второго ва1 ианта разбиени  сравнение происходило с кодом 00...О, а .не с кодом числа св зей заблокированной вершин

В результате получают новый вариант разбиени  графа на подграфы,

лучший из которых запоминаетс  в матричном запоминающем блоке. По окочании формировани  второго варианта .разбиени  в регистр сдвига 36 будет записана и сдвинута еще одна единица Инверсный код регистра 36 переписываетс  в регистр сдвига 10 и определ ет врем  блокировки включени  вершины в подграф (взведение o tHoro из триггеров ), а также число вершин, которые необходимо блокировать на входе блока 45 отображени  графа (исключать их из просмотра). Таким образом, осуществл етс  выбор новой ветви разбиени  и каждое последующее разбиение никогда не повтор ет предыдущее, а выбор из них лучшего варианта разбиени  по критерию минимума суммарного числа св зей мезкду прдграфа№1 графа осу-ществл етс  по описанному выше принципу схемой сравнени  43. s V Ъ i Втора  nacfftb

Claims (1)

1. УСТРОЙСТВО ДЛЯ РАЗБИЕНИЯ ГРАФА НА ПОДГРАФЫ, содержащее генератор тактовых импульсов, первую и вторую группы элементов И, первую группу элементов ИЛИ, первый элемент И, первую и вторую группы триггеров, блок отображения графа, первый и второй счетчики, первый элемент задержки, группу дифференцирующих элементов, отличающееся тем, что, с целью расширения функциональных возможностей устройства путем обеспечения определения номеров вершин каждого подграфа, в устройство введены пять регистров сдвига, два дешифратора, три буферных регистра, узел коммутации, третья и четвертая группы элементов И, п блоков узлов перебора (п - число вершин графа), каждый из которых состоит из триггера, двух элементов И и элемента ИЛИ, шифратор, блок сложения-вычитания, первая и вторая схемы сравнения, второй, третий, четвертый и пятый элементы задержки, четыре элемента ИЛИ, элемент НЕ, вторая и третья группы элементов ИЛИ, триггер, второй элемент И, матричный запоминающий блок, буферный матричный запоминающий блок и блок индикации, причем выход генератора тактовых импульсов соединен с входами первого и второго счетчиков, выходы первого счетчика соединены с входами первого дешифратора, выходы второго счетчика через первый буферный регистр соединены с входами второго дешифратора, выходы которого соединены с первыми входами элементов И первой и четвертой групп, вторые входы элементов И первой группы объединены и подключены к выходу второго элемента И, сдвигающему входу первого регистра сдвига и объединенным единичным входам триггеров второй труп пы, выходы элементов И первой группы соединены с первыми входами соответствующих элементов ИЛИ первой группы, выходы второго регистра сдвига соединены с управляющими входами соответствующих элементов буферного матричного запоминающего блока и через узел коммутации с вторыми входами элементов ИЛИ первой группы,, выход каждого элемента ,ИПИ первой группы соединен с информационными входами буферного матричного запоминающего блока и единичным входом соответствующего триггера первой группы триггеров, нулевые входы триггеров первой группы объединены и соединенны с объединенными первыми входами элементов ИЛИ третьей группы, входами установки в нуль первого и второ.го счетчиков, первого и второго регистров сдвига, первым входом пер

   SU „,.1086434 вого элемента ИЛИ и выходом второго элемента ИЛИ, единичный выход каждого триггера первой группы соединен с первыми входами элементов ИЛИ и первого элемента И соответствующего узла перебора, вторым входом соответствующего элемента ИЛИ третьей группы и соответствующим входом первого элемента И, второй вход элемента ИЛИ каждого узла перебора соединен с соответствующим выходом первого дешифратора, вторые входы первых элементов И узлов перебора объединены и подключены к в^гходу третьего элемента ИЛИ, выход первого регистра сдвига соединен с вторым входом первого элемента ИЛИ, входом второго регистра сдвига, входом вычитания блока сложениявычитания и через первый элемент задержки с первым входом третьего элемента ИЛИ, второй вход которого является входом задания исходного* состояния устройства, выход, элемента ИЛИ каждого узла 'Перебора- соединен с первым входом второго элемента И узла перебора, второй вход которого соединен с нулевым выходом триггера узла перебора, единичный вход которого соединен с выходом первого элемента И узла перебора, а нулевой вход - с выходом соответствующего элемента ИЛИ третьей группы, выходы вторых элементов И узлов перебора соединены с первыми входами соответствующих элементов И третьей группы, вторые входы которых соединены с нулевыми выходами соответствующих триггеров второй группы, нулевые входы которых подключены к выходам соответствующих элементов И четвертой группы и через дифференцирующие элементы к :входам четвертого элемента ИЛИ, выход которого соединен с третьим входом первого элемента ИЛИ, вторые входы элементов И четвертой группы объединены и подключены к выходу первого счетчика, управляющему входу' четвертого регистра сдвига и первому входу второго элемента И, третьи входы элементов И четвертой группы объединены и подключены к нулевому выходу триггера и через последова•тельно соединенные четвертый элемент задержки и элемент НЕ к второму входу второго элемента И, единичный вход триггера соединен с выхо дом четвертого регистра сдвига, информационные входы которого соединены с соответствующими выходами третьего регистра сдвига, установочные входы которого соединены с входом установки исходного состояния устройства, первыми входами элементов ИЛИ второй группы, первьм входом второго элемента ИЛИ и через пятый элемент задержки с входом сброса третьего буферного регистра и входом сложения блока сложениявычитания, вход третьего регистра сдвига соединен с нулевым входом триггера, через третий элемент задержки с установочными входами четвертого регистра сдвига, входом пятого регистра сдвига, разрешающим входом второй схемы сравнения, выходом первого элемента И и через второй элемент задержки с вторым входом второго элемента ИЛИ, второй вход каждого элемента ИЛИ второй группы соединен с выходом соответствующего элемента И третьей группы, а выход - с соответствующим входом блока отображения графа, выходы которого соединены с входами шифратора, выходы шифратора соединены с первыми входами первой схемы сравнения, входами блока сложения-вычитания и первыми входами соответствующих элементов И второй группы, выходы которых соединены с входами второго буферного регистра, выходы второго буферного регистра подключены к вторым входам первой схемы сравнения, выход которой соединен с объединенными вторыми входами элементов И второй группы и входом перезаписи первого буферного регистра, выходы блока сложения-вычитания соединены с входами третьего буферного регистра и первыми входами второй схемы сравнения, выход которой соединен с входом перезаписи третьего буферного регистра и управляющим входом матричного запоминающего блока, информационные входы которого соединены с информационными выходами буферного матричного запоминающего блока, выходы матричi ндго запоминающего блока соединены с входами блока иццикации, разрешающий вход которого подключен к выходу пятого регистра сдвига, а выходы третьего буферного регистра соединены с вторыми входами второй схемы срав- . нения.