JPS63172339A - 命令解読装置 - Google Patents
命令解読装置Info
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- JPS63172339A JPS63172339A JP62003305A JP330587A JPS63172339A JP S63172339 A JPS63172339 A JP S63172339A JP 62003305 A JP62003305 A JP 62003305A JP 330587 A JP330587 A JP 330587A JP S63172339 A JPS63172339 A JP S63172339A
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Classifications
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/325—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for loops, e.g. loop detection or loop counter
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は可変バイト処理プロセッサの命令解読装置に関
し、特に命令の１バイト目がオペレーションコードを表
わし、２バイト目以降がオペランドアドレスを表わすプ
ロセッサの命令解読装置に関する。
し、特に命令の１バイト目がオペレーションコードを表
わし、２バイト目以降がオペランドアドレスを表わすプ
ロセッサの命令解読装置に関する。
（従来の技術）
従来のＣＰＵにおいて、１バイト目がオペレーションコ
ードを表わし、２バイト目以降がオペランドアドレスを
表わし、これらが順次命令解読装置に取り込まれ、命令
が解読されて実行される。
ードを表わし、２バイト目以降がオペランドアドレスを
表わし、これらが順次命令解読装置に取り込まれ、命令
が解読されて実行される。
例えばインテル礼８０５１型ＣＰｔＪにおいては、−例
としてＡＤＤＣＡ、ｄａｔａ ａｄｄｒｅｓｓという命令が使用されるが、このうちＡ
ＤＤＣ（キャリ付加算）がオペレーションコードであり
、Ａが１つのオペランドアドレス、ｄａｔａ ａｄｄ
ｒｅｓｓが他のオペランドアドレスである。このうち、
Ａはアキュムレータを指すもので固定されており、ｄａ
ｔａ ａｄｄｒｅｓｓは可変であり内部データメモリ（ＲＡＭ
）の特定のアドレスや、特別レジスタを指す。
としてＡＤＤＣＡ、ｄａｔａ ａｄｄｒｅｓｓという命令が使用されるが、このうちＡ
ＤＤＣ（キャリ付加算）がオペレーションコードであり
、Ａが１つのオペランドアドレス、ｄａｔａ ａｄｄ
ｒｅｓｓが他のオペランドアドレスである。このうち、
Ａはアキュムレータを指すもので固定されており、ｄａ
ｔａ ａｄｄｒｅｓｓは可変であり内部データメモリ（ＲＡＭ
）の特定のアドレスや、特別レジスタを指す。
上記のようなＣＰＵにおいては、一方のオペランドアド
レス（例Ａ）が固定されているため、数バイト演算を行
なうには、数命令の組合せで行なっていた。このため、
プログラムが長くなり、処理に長時間を要し、パイ１〜
効率が悪いという欠点があった。
レス（例Ａ）が固定されているため、数バイト演算を行
なうには、数命令の組合せで行なっていた。このため、
プログラムが長くなり、処理に長時間を要し、パイ１〜
効率が悪いという欠点があった。
本発明は上記の問題を解決し、処理を高速にすることが
でき、しかもバイト効率がよいＣＰＵを提供することを
目的とする。
でき、しかもバイト効率がよいＣＰＵを提供することを
目的とする。
本発明の命令解読装置は、データバスに接続されて、命
令を読込む命令レジスタと、該命令レジスタから命令を
読込んでＣＰＵ仝体を制御する第１の命令解読器で必っ
て、同一のオペレーションをＣＰ口内部の異なるオペラ
ンドアドレスのオペランドについて順次繰返す連続実行
命令を受けたとき、連続実行モード信号を出力する第１
の命令解読器と、上記連続実行モード信号に応じて、連
続実行回数の設定値をセットされ、オペレーションの実
行毎にカウントして該カウント値が上記設定値に到達し
たときに、到達信号を出力する連続実行回数監視部と、
オペレーションの実行毎にカウントして、順次異なるア
ドレスを出力するカウンタと、上記カウンタの出力を受
【プて上記異なるオペランドアドレスのデータを順次指
定する第２の命令解読器と、上記連続実行モード信号が
出力されてから、上記到達信号が出力されるまでの間、
上記命令レジスタが上記データバスから新たな命令を読
込むのを禁止する手段とを備えたものでおる。
令を読込む命令レジスタと、該命令レジスタから命令を
読込んでＣＰＵ仝体を制御する第１の命令解読器で必っ
て、同一のオペレーションをＣＰ口内部の異なるオペラ
ンドアドレスのオペランドについて順次繰返す連続実行
命令を受けたとき、連続実行モード信号を出力する第１
の命令解読器と、上記連続実行モード信号に応じて、連
続実行回数の設定値をセットされ、オペレーションの実
行毎にカウントして該カウント値が上記設定値に到達し
たときに、到達信号を出力する連続実行回数監視部と、
オペレーションの実行毎にカウントして、順次異なるア
ドレスを出力するカウンタと、上記カウンタの出力を受
【プて上記異なるオペランドアドレスのデータを順次指
定する第２の命令解読器と、上記連続実行モード信号が
出力されてから、上記到達信号が出力されるまでの間、
上記命令レジスタが上記データバスから新たな命令を読
込むのを禁止する手段とを備えたものでおる。
同一オペレーションを繰返すときには、その旨の命令が
データバスから、命令レジスタを経て第１の命令解読器
に供給され、連続実行モード信号が出力される。この連
続実行モード信号が出力されると、命令レジスタ内のオ
ペレーションコードは保持され、一方第２の命令解読器
の入力側のカウンタの内容はオペレーションの実行毎に
順次変化する。その結果、第２の命令解読器は異なるオ
ペランドアドレス（データメモリおよび特別レジスタ）
を順次指定する。オペレーションの実行が設定された回
数くり返されると、連続実行回数監視部から到達信号が
発生され、命令レジスタは次の新しい命令を読込む。
データバスから、命令レジスタを経て第１の命令解読器
に供給され、連続実行モード信号が出力される。この連
続実行モード信号が出力されると、命令レジスタ内のオ
ペレーションコードは保持され、一方第２の命令解読器
の入力側のカウンタの内容はオペレーションの実行毎に
順次変化する。その結果、第２の命令解読器は異なるオ
ペランドアドレス（データメモリおよび特別レジスタ）
を順次指定する。オペレーションの実行が設定された回
数くり返されると、連続実行回数監視部から到達信号が
発生され、命令レジスタは次の新しい命令を読込む。
第１図はこの発明による改良されたＰＬＡを内蔵したマ
イクロプロセッサのブロック図である。
イクロプロセッサのブロック図である。
第１図において、タイミング・インターフェース信号発
生部１はマイクロプロセッサの基本タイミング信号及び
外部とのデータ授受インターフェース信号を発生する。
生部１はマイクロプロセッサの基本タイミング信号及び
外部とのデータ授受インターフェース信号を発生する。
インバータ発振器２はマイクロプロセッサ駆動クロック
を発生する。プログラム・カウンタ３はプログラム命令
及びイミディエイト・データを指定する。内部プログラ
ム・データメモリ（ＲＯＭ＞４はプログラム命令及びイ
ミディエイト・データを記憶している。
を発生する。プログラム・カウンタ３はプログラム命令
及びイミディエイト・データを指定する。内部プログラ
ム・データメモリ（ＲＯＭ＞４はプログラム命令及びイ
ミディエイト・データを記憶している。
テンポラリレジスタ２０および２１は命令の処理時に一
時的にデータを記憶する。デコーダ２２はプログラム・
データから命令処理に必要な定数を発生する。演算器（
ＡＬＵ＞２３は命令に従ってテンポラリジスタ２０およ
び２１の内容に対し加算（ＡＤＤ）、論理和〔ＯＲ３、
排他的論理和（ＦＯＲ）、論理積（ＡＮＤ）などの処理
を行なう。レジスタ２４は演算器２３で処理された各種
のフラグを記゛臆する。内部データメモリ（ＲＡＭ）３
１は処理データを記憶する。レジスタ３０は内部データ
・メモリ（ＲＡＭ）３１の指定番地データを記憶する。
時的にデータを記憶する。デコーダ２２はプログラム・
データから命令処理に必要な定数を発生する。演算器（
ＡＬＵ＞２３は命令に従ってテンポラリジスタ２０およ
び２１の内容に対し加算（ＡＤＤ）、論理和〔ＯＲ３、
排他的論理和（ＦＯＲ）、論理積（ＡＮＤ）などの処理
を行なう。レジスタ２４は演算器２３で処理された各種
のフラグを記゛臆する。内部データメモリ（ＲＡＭ）３
１は処理データを記憶する。レジスタ３０は内部データ
・メモリ（ＲＡＭ）３１の指定番地データを記憶する。
ワーキングレジスタ３２は命令の処理時に、一時的にデ
ータを記憶する。特別レジスタ群４０は数々の機能を持
つもので、間接レジスタ、データメモリ（ＲＡＭ）、Ｉ
１０ポート、タイマカウンタ、タイマカウンタ制御レジ
スタ、割込み制御レジスタ、割込みフラグ等を含む。入
出力ボート５０および５１は、処理データの出力および
外部処理データの入力ならびに外部ＲＯＭモード時にお
ける、外部プログラムデータを指定するプログラムカウ
ンタの出力および外部プログラムデータの入力のための
ボートである。入出力ボート５２〜５５は、処理データ
の出力及び外部処理データの入力のためのボートである
。マイクロプロセッサの内部バスはＣＰＵの処理データ
を伝達する。
ータを記憶する。特別レジスタ群４０は数々の機能を持
つもので、間接レジスタ、データメモリ（ＲＡＭ）、Ｉ
１０ポート、タイマカウンタ、タイマカウンタ制御レジ
スタ、割込み制御レジスタ、割込みフラグ等を含む。入
出力ボート５０および５１は、処理データの出力および
外部処理データの入力ならびに外部ＲＯＭモード時にお
ける、外部プログラムデータを指定するプログラムカウ
ンタの出力および外部プログラムデータの入力のための
ボートである。入出力ボート５２〜５５は、処理データ
の出力及び外部処理データの入力のためのボートである
。マイクロプロセッサの内部バスはＣＰＵの処理データ
を伝達する。
第２図は第１図のＰＬＡ部７０の詳細を示す図である。
ＰＬＡ部７０は、マイクロプロセッサ全体の制御信号を
発生する。これには、内部データメモリ（ＲＡＭ）およ
び特別レジスタ（＠ＲＯ，Ｉ１０・・・５Ｍ０Ｄ＞を制
御する信号が含まれる。
発生する。これには、内部データメモリ（ＲＡＭ）およ
び特別レジスタ（＠ＲＯ，Ｉ１０・・・５Ｍ０Ｄ＞を制
御する信号が含まれる。
命令実行回数監視部１００は、連続命令実行モードのと
き、命令実行回数を監視し、制御する。
き、命令実行回数を監視し、制御する。
このうち、レジスタ１０１はグー１〜１０２が選択され
て出力信号１０３が出力されるとデータバス７００に出
力されている連続命令実行回数設定データを記憶する。
て出力信号１０３が出力されるとデータバス７００に出
力されている連続命令実行回数設定データを記憶する。
ゲート１０６は、グー１〜１０４が選択されて、出力信
号１０５が出力されると、レジスタ１０１の連続命令実
行回数設定データをデータバス７００に出力する。ノリ
ツブフロップ１０９はゲート１０７が選択されて信号１
０８が出力されると、ＣＬＯＣＫ信号の立下りで信号１
０８を取込み、レジスタ／カウンタ１１０の占込み信号
Ｂを発生する。レジスタ／カウンタ１１０は、古込み信
＠Ｂが発生されるとレジスタ１０１の連続命令実行回数
設定データを記゛填する。このレジスタ／カウンタ１１
０は、ゲート１１２が選択されて信、ｉｆｆ Ｑが与え
られると一１カ「クントすることにより連続命令実行の
回数をダウンカウントする。ゲート１１１は連続命令実
行終了を検出するもので、カウンタ１１０の内容が００
１−＋になると、連続命令実行終了検出信号Ａを出す、
この信＠Ａは、ゲート１０７，１１２゜１１３．２０２
６よび３１０に、選択信号として与えられる。フリップ
フロップ１１０は、ゲート１１３が選択され、信号１１
４が出力されると、ＭＥＮＤ−３６信号で信号１１４を
取込み、後述のレジスタ４０１および４０４に書込み制
御信号りを供給する。
号１０５が出力されると、レジスタ１０１の連続命令実
行回数設定データをデータバス７００に出力する。ノリ
ツブフロップ１０９はゲート１０７が選択されて信号１
０８が出力されると、ＣＬＯＣＫ信号の立下りで信号１
０８を取込み、レジスタ／カウンタ１１０の占込み信号
Ｂを発生する。レジスタ／カウンタ１１０は、古込み信
＠Ｂが発生されるとレジスタ１０１の連続命令実行回数
設定データを記゛填する。このレジスタ／カウンタ１１
０は、ゲート１１２が選択されて信、ｉｆｆ Ｑが与え
られると一１カ「クントすることにより連続命令実行の
回数をダウンカウントする。ゲート１１１は連続命令実
行終了を検出するもので、カウンタ１１０の内容が００
１−＋になると、連続命令実行終了検出信号Ａを出す、
この信＠Ａは、ゲート１０７，１１２゜１１３．２０２
６よび３１０に、選択信号として与えられる。フリップ
フロップ１１０は、ゲート１１３が選択され、信号１１
４が出力されると、ＭＥＮＤ−３６信号で信号１１４を
取込み、後述のレジスタ４０１および４０４に書込み制
御信号りを供給する。
命令解読部２００は、命令コードを解読して、マイクロ
プロセッサ全体を制御する信号を発生する。このうち、
命令レジスタ２０１は、プログラム命令データを記″ｌ
するもので、ゲート２０２が選択されて出力信＠２０３
が出力されると、データバス７００の命令データを取込
んで記憶する。
プロセッサ全体を制御する信号を発生する。このうち、
命令レジスタ２０１は、プログラム命令データを記″ｌ
するもので、ゲート２０２が選択されて出力信＠２０３
が出力されると、データバス７００の命令データを取込
んで記憶する。
第１のＰＬＡ２０５は、レジスタ２０１の内容を解読し
て、タイミング信号２０４との論理積（ＡＮＤ）を取り
、マイクロプロセッサ全体の制御信号を発生する。
て、タイミング信号２０４との論理積（ＡＮＤ）を取り
、マイクロプロセッサ全体の制御信号を発生する。
レジスタ部３００は、オペランドアドレス即ちデータメ
モリ（ＲＡＭ）および特別レジスタ（ＯＲＯ，Ｉｌｏ・
・・５Ｍ０Ｄ＞を指定するデータを記憶するもので、命
令ニーモニツクにＪ、って指定され、データメモリおよ
び特別レジスタを指定する。
モリ（ＲＡＭ）および特別レジスタ（ＯＲＯ，Ｉｌｏ・
・・５Ｍ０Ｄ＞を指定するデータを記憶するもので、命
令ニーモニツクにＪ、って指定され、データメモリおよ
び特別レジスタを指定する。
このうち、レジスタ３０１は、グー１〜３０２が選択さ
れて信＠３０３が出力されると、データバス７００に出
力されているデータメモリ（ＲＡＭ＞及び特別レジスタ
（＠ＲＯ，Ｉ１０・・・５Ｍ０Ｄ＞の指定データを記憶
する。ゲート３０７ Ｇａゲート３０２が選択され出力
信号３０３が出力されると、レジスタ３０１のデータメ
モリ（ＲＡＭ）及び特別レジスタ（＠ＲＯ，Ｉ１０・・
・５Ｍ０Ｄ＞指定データをデータバス７００に出力する
。レジスタ／カウンタ３０６は命令ニーモニツクモード
が選択されゲート３１０の出力信号３１１が出力される
と、レジスタ３０１のデータメモリ（ＲＡＭ）及び特別
レジスタ（＠ＲＯ，Ｉ１０・・・５Ｍ０Ｄ＞指定データ
を記憶するもので、このレジスタは信号Ｃが出力される
と＋１カウン１〜する。このレジスタ／カウンタ３０６
の記憶データが内部データメモリ（ＲＡＭ）及び特別レ
ジスタ指定データとなる。ゲート３０９はゲート３０７
が選択され信号３０８が出力されると、レジスタ３０６
のデータメモリ（ＲＡＭ）及び特別レジスタ（＠ＲＯ。
れて信＠３０３が出力されると、データバス７００に出
力されているデータメモリ（ＲＡＭ＞及び特別レジスタ
（＠ＲＯ，Ｉ１０・・・５Ｍ０Ｄ＞の指定データを記憶
する。ゲート３０７ Ｇａゲート３０２が選択され出力
信号３０３が出力されると、レジスタ３０１のデータメ
モリ（ＲＡＭ）及び特別レジスタ（＠ＲＯ，Ｉ１０・・
・５Ｍ０Ｄ＞指定データをデータバス７００に出力する
。レジスタ／カウンタ３０６は命令ニーモニツクモード
が選択されゲート３１０の出力信号３１１が出力される
と、レジスタ３０１のデータメモリ（ＲＡＭ）及び特別
レジスタ（＠ＲＯ，Ｉ１０・・・５Ｍ０Ｄ＞指定データ
を記憶するもので、このレジスタは信号Ｃが出力される
と＋１カウン１〜する。このレジスタ／カウンタ３０６
の記憶データが内部データメモリ（ＲＡＭ）及び特別レ
ジスタ指定データとなる。ゲート３０９はゲート３０７
が選択され信号３０８が出力されると、レジスタ３０６
のデータメモリ（ＲＡＭ）及び特別レジスタ（＠ＲＯ。
Ｉｌｏ・・・５Ｍ０Ｄ＞指定データをデータバス７００
に出力する。
に出力する。
記′填部４００はデータメモリ（ＲＡ Ｍ ）及び特別
レジスタ（＠ＲＯ，Ｉ１０・・・５Ｍ０Ｄ＞を指定する
データを記″臘する所で、命令コードに続く２バイト目
及び３バイト目のデータを記′臆する。このうち、レジ
スタ／カウンタ（レジスタ韮カウンタ）４０１は、命令
コードに続く２バイ１〜目の内部データメモリ（ＲＡＭ
＞ｃｔｊよび特別レジスタ（＠ＲＯ，Ｉ１０・・・５Ｍ
０Ｄ）を指定するデータを記憶するもので、ゲート４０
２が選択されて信＠４０３が出力されるとそのときのデ
ータバス７００上のデータ即ら命令コードに続く２バイ
ト目のデータ（データメモリ（ＲＡ Ｍ ）及び特別レ
ジスタ（＠ＲＯ，Ｉ／Ｐ・・・５Ｍ０Ｄ＞指定データ）
を記″ｌする。このレジスタは信号Ｃが出力されると、
＋１カウントするアップカウンタとしても働く。
レジスタ（＠ＲＯ，Ｉ１０・・・５Ｍ０Ｄ＞を指定する
データを記″臘する所で、命令コードに続く２バイト目
及び３バイト目のデータを記′臆する。このうち、レジ
スタ／カウンタ（レジスタ韮カウンタ）４０１は、命令
コードに続く２バイ１〜目の内部データメモリ（ＲＡＭ
＞ｃｔｊよび特別レジスタ（＠ＲＯ，Ｉ１０・・・５Ｍ
０Ｄ）を指定するデータを記憶するもので、ゲート４０
２が選択されて信＠４０３が出力されるとそのときのデ
ータバス７００上のデータ即ら命令コードに続く２バイ
ト目のデータ（データメモリ（ＲＡ Ｍ ）及び特別レ
ジスタ（＠ＲＯ，Ｉ／Ｐ・・・５Ｍ０Ｄ＞指定データ）
を記″ｌする。このレジスタは信号Ｃが出力されると、
＋１カウントするアップカウンタとしても働く。
レジスタ／カウンタ４０４は、命令コードに続く３バイ
ト目の内部データメモリ（ＲＡＭ）および特別レジスタ
（＠ＲＯ，Ｉ／Ｐ・・・５Ｍ０Ｌ））を指定するもので
、ゲート４０５が選択され信号４０６が出力されるとそ
のときデーケバスフ００上のデータ即ち命令コードに続
く３バイト目のデータ（データメモリ（ＲＡＭ）及び特
別レジスタ（◎ＲＯ，Ｉ１０・・・５Ｍ０Ｄ＞指定デー
タ）を記憶する。このレジスタは信号Ｃが出力されると
、＋１カウントするアップ力「クンタとしても働く。−
このレジスタ４０４は、ＡＤＤＣｄａｔａａｄｄｒｅｓ
ｓ １．ｄａｔａ ａｄｄｒｅＳＳ２のように２つ
のオペランドアドレスを指定可能な命令二−モニツクで
表わされる命令（任意領域のデータ間の演算）をくり返
す場合に、ｄａｔａａｄｄｒｅｓｓ ２がセットされ
、１命令実行毎に＋１カラントされる。
ト目の内部データメモリ（ＲＡＭ）および特別レジスタ
（＠ＲＯ，Ｉ／Ｐ・・・５Ｍ０Ｌ））を指定するもので
、ゲート４０５が選択され信号４０６が出力されるとそ
のときデーケバスフ００上のデータ即ち命令コードに続
く３バイト目のデータ（データメモリ（ＲＡＭ）及び特
別レジスタ（◎ＲＯ，Ｉ１０・・・５Ｍ０Ｄ＞指定デー
タ）を記憶する。このレジスタは信号Ｃが出力されると
、＋１カウントするアップ力「クンタとしても働く。−
このレジスタ４０４は、ＡＤＤＣｄａｔａａｄｄｒｅｓ
ｓ １．ｄａｔａ ａｄｄｒｅＳＳ２のように２つ
のオペランドアドレスを指定可能な命令二−モニツクで
表わされる命令（任意領域のデータ間の演算）をくり返
す場合に、ｄａｔａａｄｄｒｅｓｓ ２がセットされ
、１命令実行毎に＋１カラントされる。
記′臘部５００はレジスタ４０１および４０４のデータ
メモリ（ＲＡＭ）及び特別レジスタ（＠ＲＯ，Ｉ１０・
・・５Ｍ０Ｄ＞指定データの選択および選択データの記
憶をする。グー１〜５０２はＷＩＲ３信号によりレジス
タ４０１及びレジスタ４０４のデータを選択する。レジ
スタ５０１はゲート５０３が選択され、信号５０４が出
力されると、レジスタ４０１および４０４のデータ即ち
データメモリ（ＲＡＭ）及び特別レジスタ（＠Ｒ０゜Ｉ
ｌｏ・・・５Ｍ０Ｄ＞指定データのうちゲート５０２で
選択されたものを記憶する。
メモリ（ＲＡＭ）及び特別レジスタ（＠ＲＯ，Ｉ１０・
・・５Ｍ０Ｄ＞指定データの選択および選択データの記
憶をする。グー１〜５０２はＷＩＲ３信号によりレジス
タ４０１及びレジスタ４０４のデータを選択する。レジ
スタ５０１はゲート５０３が選択され、信号５０４が出
力されると、レジスタ４０１および４０４のデータ即ち
データメモリ（ＲＡＭ）及び特別レジスタ（＠Ｒ０゜Ｉ
ｌｏ・・・５Ｍ０Ｄ＞指定データのうちゲート５０２で
選択されたものを記憶する。
解読部６００は内部データメモリ（ＲＡＭ）と特別レジ
スタ（＠ＲＯ，Ｉ１０・・・５Ｍ０Ｄ）を制御する信号
（Ｒ／Ｗ）を発生する。ゲート６０１は選択信号６０４
により、カウンタ３０６の内容あるいはレジスタ５０１
のデータメモリ（ＲＡＭ）及び特別レジスタ（＠ＲＯ，
Ｉ１０・・・５Ｍ０Ｄ＞を指定するデータを選択して第
２のＰＬＡ６０２へ伝達する。
スタ（＠ＲＯ，Ｉ１０・・・５Ｍ０Ｄ）を制御する信号
（Ｒ／Ｗ）を発生する。ゲート６０１は選択信号６０４
により、カウンタ３０６の内容あるいはレジスタ５０１
のデータメモリ（ＲＡＭ）及び特別レジスタ（＠ＲＯ，
Ｉ１０・・・５Ｍ０Ｄ＞を指定するデータを選択して第
２のＰＬＡ６０２へ伝達する。
第２のＰＬＡ６０２は、レジスタ５０１およびカウンタ
３０６からのデータを解読して、内部データメモリ（Ｒ
ＡＭ）および特別レジスタ（＠ＲＯ，Ｉ１０・・・５Ｍ
０Ｄ＞を操作する制御信号（Ｒ／Ｗ＞を発生するもので
、レジスタ５０１およびカウンタ３０６のデータ即ちデ
ータメモリ（ＲＡＭ）及び特別レジスタ（＠ＲＯ，Ｉ１
０・・・５Ｍ０Ｄ＞指定データのうちグー１〜６０１で
選択されたものを解読し、タイミング信号６０３との論
理積（ＡＮＤ）を取り、データメモリ（ＲＡＭ）および
特別レジスタ（＠ＲＯ，Ｉ１０・・・ＳＭＯＤ）を制御
する信号を発生する。
３０６からのデータを解読して、内部データメモリ（Ｒ
ＡＭ）および特別レジスタ（＠ＲＯ，Ｉ１０・・・５Ｍ
０Ｄ＞を操作する制御信号（Ｒ／Ｗ＞を発生するもので
、レジスタ５０１およびカウンタ３０６のデータ即ちデ
ータメモリ（ＲＡＭ）及び特別レジスタ（＠ＲＯ，Ｉ１
０・・・５Ｍ０Ｄ＞指定データのうちグー１〜６０１で
選択されたものを解読し、タイミング信号６０３との論
理積（ＡＮＤ）を取り、データメモリ（ＲＡＭ）および
特別レジスタ（＠ＲＯ，Ｉ１０・・・ＳＭＯＤ）を制御
する信号を発生する。
次に、ＣＰ口内部データメモリ（ＲＡＭ）と特別レジス
タ（＠ＲＯ，Ｉ１０・・・５Ｍ０Ｄ）の構成を第３図を
参照して説明する。同図においてＣＰＵの内部データメ
モリ（ＲＡＭ＞３１は、バンク方式で分割されている。
タ（＠ＲＯ，Ｉ１０・・・５Ｍ０Ｄ）の構成を第３図を
参照して説明する。同図においてＣＰＵの内部データメ
モリ（ＲＡＭ＞３１は、バンク方式で分割されている。
バンク内はレジスタＲＯ〜７の８個で構成されており、
ｄａｔａａｄｄｒｅｓｓ ”ｏｏ−０７）−ばて指定さ
れる。
ｄａｔａａｄｄｒｅｓｓ ”ｏｏ−０７）−ばて指定さ
れる。
データメモリ（ＲＡＭ）のバンク指定は第１図のＲＡＭ
ＤＰＬレジスタ３０で行なう。第３図の４０は特別レジ
スタ（＠ＲＯ，Ｉ１０・・・５Ｍ０Ｄ＞領域で、ｄａｔ
ａ ａｄｄｒｅＳＳ″０８〜０Ｆｒｌｌ”で指定される
。特別レジスタ（＠ＲＯ。
ＤＰＬレジスタ３０で行なう。第３図の４０は特別レジ
スタ（＠ＲＯ，Ｉ１０・・・５Ｍ０Ｄ＞領域で、ｄａｔ
ａ ａｄｄｒｅＳＳ″０８〜０Ｆｒｌｌ”で指定される
。特別レジスタ（＠ＲＯ。
Ｉｌｏ・・・５Ｍ０Ｄ＞のうち０８１−１〜ＯＦ Ｉ−
１即ち＠ＡＲＯ〜７の領域は間接ｄａｔａ ａｄｄｒ
ｅｓｓ指定レジスタで、この領域が指定されると＠ＡＲ
Ｏ〜７の内容がデータメモリ（ｒ＜ Ａ Ｍ ）及び特
別レジスタ（＠ＲＯ，Ｉ１０・・・５Ｍ０Ｄ＞を指定す
る。１０〜３Ｆ１１の領域は特別レジスタ内のデータメ
モリ（ＲＡＭ）領域となっている。
１即ち＠ＡＲＯ〜７の領域は間接ｄａｔａ ａｄｄｒ
ｅｓｓ指定レジスタで、この領域が指定されると＠ＡＲ
Ｏ〜７の内容がデータメモリ（ｒ＜ Ａ Ｍ ）及び特
別レジスタ（＠ＲＯ，Ｉ１０・・・５Ｍ０Ｄ＞を指定す
る。１０〜３Ｆ１１の領域は特別レジスタ内のデータメ
モリ（ＲＡＭ）領域となっている。
４０〜０ＦＦ１１の領１或Ｉ１０ボート、タイマカウン
タ等の特別機能を持つレジスタ類でｄａｔａａｄｄｒｅ
ｓｓで指定される。
タ等の特別機能を持つレジスタ類でｄａｔａａｄｄｒｅ
ｓｓで指定される。
以下、第４図を参照して上記実施例の動作を説明する。
第４図において０３ＣＩはＣＰＵの発振器クロックを示
し、ＣＬＯＣＫはＣＰＵ内部データメモリ（ＲＡＭ）と
特別レジスタ（＠ＲＯ，Ｉ１０・・・５Ｍ０Ｄ＞への書
込み同期クロックを示す。
し、ＣＬＯＣＫはＣＰＵ内部データメモリ（ＲＡＭ）と
特別レジスタ（＠ＲＯ，Ｉ１０・・・５Ｍ０Ｄ＞への書
込み同期クロックを示す。
ＢＵＳ７〜Ｏは第２図のＣＰＵ内部データバス７００の
データ出力状態を示す。２０３（ＷＩＲＩ＞は第２図の
信号２０３を示す。
データ出力状態を示す。２０３（ＷＩＲＩ＞は第２図の
信号２０３を示す。
２０１ （ｆざＥＧＩＳＴＥＲ）は第２図の命令レジス
タ２０１の状態を示す。１０１ （ＲＥＧＩＳＴＥＲ）
は第２図の命令実行回数指定レジスタ１０１の状態を示
す。１１０ （ＣＯＵＮＴＦＲ）は第２図の命令実行回
数をカウントするカウンタ１１０の状態を示す。Ａ、Ｂ
、Ｃ，Ｄは第２図の信号Ａ、［３，Ｃ，Ｄの状態を示す
。３０１（Ｒ［ｌ：ＧＩＳＴＥＲ）は第２図のレジスタ
３０１の状態を示す。３０６ （ＣＯＵＮＴＦＲ）は第
２図のカウンタ３０６の状態を示す。４０３（ＷＩＲ２
）は第２図の信号４０３を示す。
タ２０１の状態を示す。１０１ （ＲＥＧＩＳＴＥＲ）
は第２図の命令実行回数指定レジスタ１０１の状態を示
す。１１０ （ＣＯＵＮＴＦＲ）は第２図の命令実行回
数をカウントするカウンタ１１０の状態を示す。Ａ、Ｂ
、Ｃ，Ｄは第２図の信号Ａ、［３，Ｃ，Ｄの状態を示す
。３０１（Ｒ［ｌ：ＧＩＳＴＥＲ）は第２図のレジスタ
３０１の状態を示す。３０６ （ＣＯＵＮＴＦＲ）は第
２図のカウンタ３０６の状態を示す。４０３（ＷＩＲ２
）は第２図の信号４０３を示す。
４０１ （ＣＯＵＮＴＥＲ）は第２図のレジスタ４０１
の状態を示す。４０６ （ＷＩＲ３）は第２図の信号４
０６を示す。４０４ （ＣＯＵＮＴＥＲ）は第２図のレ
ジスタ４０４の状態を示す。ＷＲおよびＷＩＲ３は第２
図の信号ＷＩＲおよびＷ Ｉ Ｒ３を示す。５０１ （
ＲＥＧＩＳＴＥＲ）は第２図のレジスタ５０１の状態を
示す。６０４ （ＳＥＬＤＡＲ＞は第２図の信号６０４
を示す。６０’１ＯＵＴは第２図の選択回路６０１の出
力状態を示す。
の状態を示す。４０６ （ＷＩＲ３）は第２図の信号４
０６を示す。４０４ （ＣＯＵＮＴＥＲ）は第２図のレ
ジスタ４０４の状態を示す。ＷＲおよびＷＩＲ３は第２
図の信号ＷＩＲおよびＷ Ｉ Ｒ３を示す。５０１ （
ＲＥＧＩＳＴＥＲ）は第２図のレジスタ５０１の状態を
示す。６０４ （ＳＥＬＤＡＲ＞は第２図の信号６０４
を示す。６０’１ＯＵＴは第２図の選択回路６０１の出
力状態を示す。
ＥＮＡＢＬＥＳＦＲとＥＮＡＢＬＥ ＲＡＭは第２図
のＰＩ Ａ６０２から出力される特別レジスタ（＠ＲＯ
，Ｉ１０・・・５Ｍ０Ｄ＞と内部データメモリ（ＲＡＭ
）の読出し信号を示す。ＷＲＩＴＥＳＦＲおよびＷＲＩ
ＴＥ ＲＡＭは第２図のＰＬＡ６０２から出力される
特別レジスタ（＠ＲＯ。
のＰＩ Ａ６０２から出力される特別レジスタ（＠ＲＯ
，Ｉ１０・・・５Ｍ０Ｄ＞と内部データメモリ（ＲＡＭ
）の読出し信号を示す。ＷＲＩＴＥＳＦＲおよびＷＲＩ
ＴＥ ＲＡＭは第２図のＰＬＡ６０２から出力される
特別レジスタ（＠ＲＯ。
Ｉｌｏ・・・５Ｍ０Ｄ＞と内部データメモリ（ＲＡＭ）
の書込み信号を示す。ＷＴＰＲｌは第１図のＴＰｌでル
ジスタ２０の書込み信号を示す。ＴＰＲｌは第１図のＴ
ＰＲ１レジスタ２０の状態を示す。
の書込み信号を示す。ＷＴＰＲｌは第１図のＴＰｌでル
ジスタ２０の書込み信号を示す。ＴＰＲｌは第１図のＴ
ＰＲ１レジスタ２０の状態を示す。
ＷＴＰＲ２は第１図のＴＰＲ２レジスタ２１の占込み信
号を示す。ＴＰｌ２は第１図の１− Ｐ Ｒ２レジスタ
２１の状態を示す。ＡＬＵ ＭＯＤＥは第１図のＡＬ
Ｕの演節モードを示す。ＥＮＡＢＬＥＡＬＵは第１図の
ＡＬＵ２３のデータ出力１を号を示す。ＷＰＳＷは第１
図のＰＳＷ（フラグステータス）レジスタの占込み信号
を示す。ＣＡ ＲＲＹは第１図のＰＳＷレジスタ内の主
キャリフラグでＡＬＵ２３の８ビツト目から出力される
キャリを示す。ＡＣは第１図のＰＳＷ内レジしタ内の補
助キャリフラグでＡＬＵ２３の４ピツＩ〜目から出るキ
ャリを示す。ＡＬＵ ＣＡＲＲＹ ＩＮは第１図の
ＡＬＵ２３のキャリ入力を示す。
号を示す。ＴＰｌ２は第１図の１− Ｐ Ｒ２レジスタ
２１の状態を示す。ＡＬＵ ＭＯＤＥは第１図のＡＬ
Ｕの演節モードを示す。ＥＮＡＢＬＥＡＬＵは第１図の
ＡＬＵ２３のデータ出力１を号を示す。ＷＰＳＷは第１
図のＰＳＷ（フラグステータス）レジスタの占込み信号
を示す。ＣＡ ＲＲＹは第１図のＰＳＷレジスタ内の主
キャリフラグでＡＬＵ２３の８ビツト目から出力される
キャリを示す。ＡＣは第１図のＰＳＷ内レジしタ内の補
助キャリフラグでＡＬＵ２３の４ピツＩ〜目から出るキ
ャリを示す。ＡＬＵ ＣＡＲＲＹ ＩＮは第１図の
ＡＬＵ２３のキャリ入力を示す。
５ＥＬＥＣＴはＡＤＤＣＡ、ｄａｔａ
ａｄｄｒｅｓｓ命令が第２図の命令レジスタ２０１に取
込まれると、第２図のＰＬＡ２０５から出力される信号
で、連続命令実行を示す制御信号である。ＯＰ ＭＯ
ＤＥは連続命令実行中の実行命令を示す。第４図のタイ
ムヂｐ−ｔ〜はキャリ例のレジスタとレジスタとの加算
命令であり、命令二−モニツクはＡＤＤＣＡ、ｄａｔａ
ａｄｄｒｅｓｓで示され、ＡＤＤＣＡ。
込まれると、第２図のＰＬＡ２０５から出力される信号
で、連続命令実行を示す制御信号である。ＯＰ ＭＯ
ＤＥは連続命令実行中の実行命令を示す。第４図のタイ
ムヂｐ−ｔ〜はキャリ例のレジスタとレジスタとの加算
命令であり、命令二−モニツクはＡＤＤＣＡ、ｄａｔａ
ａｄｄｒｅｓｓで示され、ＡＤＤＣＡ。
ｄａｔａ ａｄｄｒｅｓｓ命令を連続３回実行する場
合を示している。ＡＤＤＣＡ、ｄａｔａａｄｄｒｅｓｓ
命令実行に先だって、第２図の連続命令実行設定レジス
タ１０１内には連続３回同じ命令を実行するので“０３
）−１”が前もってセットされる。命令二−モニツク
へで指定される第２図のレジスタ３０１にはＯＯＩ−１
がセットされていて、内部デーテメモリ（ＲＡＭ）の“
’ ＯＯＨ”番地を指定するものとする。そして、ｄａ
ｔａａｄｄｒｅｓｓは “３０ Ｈ”番地から始まるものとする。表１に、Ａと
ｄａｔａ ａｄｄｒｅＳＳで指定される所のデータの
記憶状態を示ず。
合を示している。ＡＤＤＣＡ、ｄａｔａａｄｄｒｅｓｓ
命令実行に先だって、第２図の連続命令実行設定レジス
タ１０１内には連続３回同じ命令を実行するので“０３
）−１”が前もってセットされる。命令二−モニツク
へで指定される第２図のレジスタ３０１にはＯＯＩ−１
がセットされていて、内部デーテメモリ（ＲＡＭ）の“
’ ＯＯＨ”番地を指定するものとする。そして、ｄａ
ｔａａｄｄｒｅｓｓは “３０ Ｈ”番地から始まるものとする。表１に、Ａと
ｄａｔａ ａｄｄｒｅＳＳで指定される所のデータの
記憶状態を示ず。
表１ Ａとｄａｔａ ａｄｄｒｅｓｓで指定される所
の記憶データ第４図の第１回目のＭｌ −３１時にＦＲ
ＯＭ信号が出力されるとＡＤＤＣＡ、ｄａｔａ ａｄｄｒｅｓｓの命令コード” ３５ Ｈ”が第１図の
ＲＯＭ４から読出され、ＣＰＵ内部バス７〜Ｏは“００
１１０１０’ｌ”となり、ＷＩＲ１信号２０３が出力さ
れると、命令レジスタ２０１に“”３５Ｈ”が記憶され
る。それと同時にレジスタ３０１の内容がカウンタ３０
６に入り、カウンタ３０６は“’ ＯＯ）−１”になる
。選択ゲー１〜６０１のＳＥＬ ＤＡＲ信号６０２は
Ｍｌ −３１からＭｌ−８３中間まで“１″となってい
るのでＰＬＡ６０４にはカウンタ３０６の内容が入力さ
れる。
の記憶データ第４図の第１回目のＭｌ −３１時にＦＲ
ＯＭ信号が出力されるとＡＤＤＣＡ、ｄａｔａ ａｄｄｒｅｓｓの命令コード” ３５ Ｈ”が第１図の
ＲＯＭ４から読出され、ＣＰＵ内部バス７〜Ｏは“００
１１０１０’ｌ”となり、ＷＩＲ１信号２０３が出力さ
れると、命令レジスタ２０１に“”３５Ｈ”が記憶され
る。それと同時にレジスタ３０１の内容がカウンタ３０
６に入り、カウンタ３０６は“’ ＯＯ）−１”になる
。選択ゲー１〜６０１のＳＥＬ ＤＡＲ信号６０２は
Ｍｌ −３１からＭｌ−８３中間まで“１″となってい
るのでＰＬＡ６０４にはカウンタ３０６の内容が入力さ
れる。
ＭＩ−３３に入るとＰ Ｌ Ａ ６０２からカウンタ３
０６の内容で指定されるＯ ＯＨＩ地の内容“５０ Ｈ
”が続出され、ＣＰＵバス７〜０は０１０１０００とな
る。この時ＷＴＰＲ２信号がＰＬＡ２０５から出力され
、ＴＰＲ２にデータ“５０ Ｈ”が記憶される。第１回
目のＭｌ−３３時にゲート１０７が選択され信＠１０８
が出力されるとフリップフロップ１０９にＭｌ−３３の
後縁で取込まれ信号Ｂが出力される。信号Ｂが出ツノさ
れるとレジスタ１１０には、レジスタ１０１の命令実行
回数設定データ“０３ Ｈ”が取込まれる。
０６の内容で指定されるＯ ＯＨＩ地の内容“５０ Ｈ
”が続出され、ＣＰＵバス７〜０は０１０１０００とな
る。この時ＷＴＰＲ２信号がＰＬＡ２０５から出力され
、ＴＰＲ２にデータ“５０ Ｈ”が記憶される。第１回
目のＭｌ−３３時にゲート１０７が選択され信＠１０８
が出力されるとフリップフロップ１０９にＭｌ−３３の
後縁で取込まれ信号Ｂが出力される。信号Ｂが出ツノさ
れるとレジスタ１１０には、レジスタ１０１の命令実行
回数設定データ“０３ Ｈ”が取込まれる。
レジスタ１１０に“０３ Ｈ”データが取込まれるとゲ
ート１１１の出力信号Ａは“Ｏｍｅとなりゲート１０７
，１１３．２０２および３１０の動作を禁止する。Ｍｌ
−３４に入るとＦＲＯＭ信号が出力され、命令コードに
続く２バイト目のデータ（ｄａｔａ ａｄｄｒｅｓｓ
＞”３０Ｈ”がＲＯＭメモリから続出されＣＰＵ内部バ
ス７〜０は００１１００００となる。この時ＷＩＲ２が
ＰＬＡ２０５から出力されカラタン４０１およびレジス
タ５０１に“３０ Ｈ”が記憶される。選択ゲート６０
１の６０４［ＳＥＬ ＤＡＲ］信丹はＭ’１−３４か
らＭ２−３３の中間まで“１″となるのでＰＬＡ６０２
にはレジスタ５０１の内容が入力される。Ｍｌ −８５
に入るとＰＬＡ６０２から’ ３０ Ｈ”番地の読出し
信号が出力され“３０ト１″番地の内容゛２２ Ｈ”が
読出されＣＰＵ内部バス７〜Ｏは“００１０００１０”
となる。この時、ＰＬＡ２０５からＷＴＰＲＩが出力さ
れ、ＴＰＲｌに“２２［１”データが記憶される。
ート１１１の出力信号Ａは“Ｏｍｅとなりゲート１０７
，１１３．２０２および３１０の動作を禁止する。Ｍｌ
−３４に入るとＦＲＯＭ信号が出力され、命令コードに
続く２バイト目のデータ（ｄａｔａ ａｄｄｒｅｓｓ
＞”３０Ｈ”がＲＯＭメモリから続出されＣＰＵ内部バ
ス７〜０は００１１００００となる。この時ＷＩＲ２が
ＰＬＡ２０５から出力されカラタン４０１およびレジス
タ５０１に“３０ Ｈ”が記憶される。選択ゲート６０
１の６０４［ＳＥＬ ＤＡＲ］信丹はＭ’１−３４か
らＭ２−３３の中間まで“１″となるのでＰＬＡ６０２
にはレジスタ５０１の内容が入力される。Ｍｌ −８５
に入るとＰＬＡ６０２から’ ３０ Ｈ”番地の読出し
信号が出力され“３０ト１″番地の内容゛２２ Ｈ”が
読出されＣＰＵ内部バス７〜Ｏは“００１０００１０”
となる。この時、ＰＬＡ２０５からＷＴＰＲＩが出力さ
れ、ＴＰＲｌに“２２［１”データが記憶される。
ＡＬＵのモードは加算命令実行中であるのでＰＬＡ２０
５からＡＤＤ信号が出力され、Ｔ Ｐ Ｒ１とＴＰＲ２
の内容を加算する。選択ゲート６０１の５ＥＬＤＡＲ信
丹６０４はＭ２−３４から次のＭｌ−３３の中間まで“
１″となっているのでＰＬＡ６０２にはカウンタ３０６
の内容が入力される。Ｍ２−５５に入るとＰＬＡ２０５
からＥＮＡＢＬＥ ＡＬＵ信号が出力され、ＴＰＲｌ
。
５からＡＤＤ信号が出力され、Ｔ Ｐ Ｒ１とＴＰＲ２
の内容を加算する。選択ゲート６０１の５ＥＬＤＡＲ信
丹６０４はＭ２−３４から次のＭｌ−３３の中間まで“
１″となっているのでＰＬＡ６０２にはカウンタ３０６
の内容が入力される。Ｍ２−５５に入るとＰＬＡ２０５
からＥＮＡＢＬＥ ＡＬＵ信号が出力され、ＴＰＲｌ
。
ＴＰＲ２とキャリの加算結果（２２ｆ−１＋ ５０ Ｈ
十〇 ＝ ７２ Ｈ）が出力され、ＣＰＵ内部バス７〜
Ｏは“’０１１１００１０”となる。この時ＰＬＡ６０
２からレジスタ３０６で指定される“ＯＯＨ”番地への
書込み信号ＷＲＩＴＥ ＲＡＭが出力され“ＯＯＨ”
番地に“７２ Ｈ”が記憶される。一方ＰＬＡ２０５か
らＰＳＷ書込み信＠ Ｗ Ｐ Ｓ Ｗが出力され主キャ
リと補助キャリをＰＳＷ２４へ書込む。第１回目の加算
の結果、主キャリと補助キャリは出力されないので“Ｏ
Ｉｔとなる。Ｍ２−８５の時ゲート１１−２が選択され
カウンタ１１０゜３０６および４０１のカウントクロッ
クＣが出力され、Ｍ２−３５の後縁でカウンタ内容が更
新され、カウンタ１１０は“０３ Ｈ”から“０２ Ｈ
”、カウンタ３０６は“ＯＯＨ”から“０１１−１ ”
そして、カウンタ４０１は“３０ Ｈ”から“３１ ）
−１”となる。Ｍ２−３６に入ると、ゲート１１３に入
力されている信号Ａが“Ｏ″であるからフリップフロッ
プ１１６の出力信号りは“Ｏ１″となる。従って、ゲー
ト４０２および４０３は動作を停止する。
十〇 ＝ ７２ Ｈ）が出力され、ＣＰＵ内部バス７〜
Ｏは“’０１１１００１０”となる。この時ＰＬＡ６０
２からレジスタ３０６で指定される“ＯＯＨ”番地への
書込み信号ＷＲＩＴＥ ＲＡＭが出力され“ＯＯＨ”
番地に“７２ Ｈ”が記憶される。一方ＰＬＡ２０５か
らＰＳＷ書込み信＠ Ｗ Ｐ Ｓ Ｗが出力され主キャ
リと補助キャリをＰＳＷ２４へ書込む。第１回目の加算
の結果、主キャリと補助キャリは出力されないので“Ｏ
Ｉｔとなる。Ｍ２−８５の時ゲート１１−２が選択され
カウンタ１１０゜３０６および４０１のカウントクロッ
クＣが出力され、Ｍ２−３５の後縁でカウンタ内容が更
新され、カウンタ１１０は“０３ Ｈ”から“０２ Ｈ
”、カウンタ３０６は“ＯＯＨ”から“０１１−１ ”
そして、カウンタ４０１は“３０ Ｈ”から“３１ ）
−１”となる。Ｍ２−３６に入ると、ゲート１１３に入
力されている信号Ａが“Ｏ″であるからフリップフロッ
プ１１６の出力信号りは“Ｏ１″となる。従って、ゲー
ト４０２および４０３は動作を停止する。
Ｍ２−８６が終了すると第２回目の命令実行に入る。第
２回目のＭｌ −８１時には命令レジスタ２０１の書込
み信号を発生するゲート２０２に入力されている信号Ａ
が“ＯＩＦであるから、レジスタ２０１の書込み信号２
０３は出力されない。従って、命令レジスタ２０１には
第１回目のＭ’１−８１時に記憶した“３５１−１ ”
命令コードが残り、第１回目に記憶した命令を実行する
。Ｍｌ−３３に入ると、Ｐｍ２Ｏ３からレジスタ３０６
で指定される“’０１１１”番地の読出し信号ＥＮＡＢ
ＬＥ ＲＡＭが出力されてを０１１ド。
２回目のＭｌ −８１時には命令レジスタ２０１の書込
み信号を発生するゲート２０２に入力されている信号Ａ
が“ＯＩＦであるから、レジスタ２０１の書込み信号２
０３は出力されない。従って、命令レジスタ２０１には
第１回目のＭ’１−８１時に記憶した“３５１−１ ”
命令コードが残り、第１回目に記憶した命令を実行する
。Ｍｌ−３３に入ると、Ｐｍ２Ｏ３からレジスタ３０６
で指定される“’０１１１”番地の読出し信号ＥＮＡＢ
ＬＥ ＲＡＭが出力されてを０１１ド。
番地の内容ＯＡ Ａ ＨがＣＰ Ｕバスに読出され、Ｃ
ＰＵバス７〜Ｏは“１０’１０１０１０”となる。
ＰＵバス７〜Ｏは“１０’１０１０１０”となる。
この時、ＰＬＡ２０５からＷＴＰＲ２か出力され、ＴＰ
Ｒ２は“Ａ Ａ Ｈ”を記憶する。Ｍｌ−３４時にＰＬ
Ａ２０５からＷＩＲ２信号が出力されるが、グー１〜４
０２に入力されている信号りが“Ｏ″であるからレジス
タ４０１の書込み信号４０３は出力されない。従って、
レジスタ４０１の内容は変化しない。ＷＩＲ２信号はレ
ジスタ５０１の書込み信号となる。レジスタ５０の前段
の選択グー１〜５０２のＷＩＲ３信号が“０９１となっ
ているので、レジスタ５０１にはレジスタ４０１の内容
“′３１１１”が記憶される。
Ｒ２は“Ａ Ａ Ｈ”を記憶する。Ｍｌ−３４時にＰＬ
Ａ２０５からＷＩＲ２信号が出力されるが、グー１〜４
０２に入力されている信号りが“Ｏ″であるからレジス
タ４０１の書込み信号４０３は出力されない。従って、
レジスタ４０１の内容は変化しない。ＷＩＲ２信号はレ
ジスタ５０１の書込み信号となる。レジスタ５０の前段
の選択グー１〜５０２のＷＩＲ３信号が“０９１となっ
ているので、レジスタ５０１にはレジスタ４０１の内容
“′３１１１”が記憶される。
Ｍｌ−３５に入るとＰＬＡ６０２からレジスタ５０１の
内容で指定される“３１１−１ ”番地の読出し信号Ｅ
ＮＡＢＬＥＳＦＲが出力されて、“３１トド′番地の内
容“０ＢＣ１１”がＣＰＵバスに読出され、ＣＰＵバス
７〜Ｏは“１０１１１１００”となる。この時ＰＬＡ２
０５からＷＴＰＲｌが出力され丁ＰＲ１に“０ＢＣ１１
”が記憶される。
内容で指定される“３１１−１ ”番地の読出し信号Ｅ
ＮＡＢＬＥＳＦＲが出力されて、“３１トド′番地の内
容“０ＢＣ１１”がＣＰＵバスに読出され、ＣＰＵバス
７〜Ｏは“１０１１１１００”となる。この時ＰＬＡ２
０５からＷＴＰＲｌが出力され丁ＰＲ１に“０ＢＣ１１
”が記憶される。
ＡＬＵの＝Ｅ”−ドは加算命令実行中であるのでＰ Ｌ
Ａ ２０５からＡＤＤ信号が出力されている。
Ａ ２０５からＡＤＤ信号が出力されている。
Ｍ２−３５に入るとＰＬＡ２０５から
ＥＮＡＢＬＥ ＡＬＵが出力されて、ＴＰＲｌ。
ＴＰＲ２と主キャリの加算結果（ＢＣ＋ＡＡ十〇＝６６
）がＣＰＵバスに出力され、ＣＰＵバス７〜Ｏは“０１
１００１１０”となる。この時、ＰＬＡ６０２からレジ
スタ３０６で指定される“０１１−１ ”番地への書込
み信号ＷＲＩＴＥＲＡＭが出力され“０１Ｈ”番地に“
’ ６６ Ｈ”が記憶される。一方ＰＬＡ２０５からｐ
ｓｗｉ込み信号ＷＰＳＷが出ツノされ、主キャリと補助
キャリをＰＳＷ２４へ書込む。第２回目の加算を行なう
と、その結果主キャリと補助キャリが出力されるので結
果はとららも“′１″となる。Ｍ２−３５時にゲート１
１２が選択されカウンタ１１０゜３０６および４０１の
カウントクロックＣが出力され、Ｍ２−３５の後縁でカ
ウンタの内容が更新され、カウンタ１’ＩＯは“０２
Ｈ”″から“’０１１−１”、カウンタ３０６は“’０
Ｎ−１”から“０２ ＋−１”そして、カウンタ４０１
は“３１１−１ ”から“３２トＩ″となる。
）がＣＰＵバスに出力され、ＣＰＵバス７〜Ｏは“０１
１００１１０”となる。この時、ＰＬＡ６０２からレジ
スタ３０６で指定される“０１１−１ ”番地への書込
み信号ＷＲＩＴＥＲＡＭが出力され“０１Ｈ”番地に“
’ ６６ Ｈ”が記憶される。一方ＰＬＡ２０５からｐ
ｓｗｉ込み信号ＷＰＳＷが出ツノされ、主キャリと補助
キャリをＰＳＷ２４へ書込む。第２回目の加算を行なう
と、その結果主キャリと補助キャリが出力されるので結
果はとららも“′１″となる。Ｍ２−３５時にゲート１
１２が選択されカウンタ１１０゜３０６および４０１の
カウントクロックＣが出力され、Ｍ２−３５の後縁でカ
ウンタの内容が更新され、カウンタ１’ＩＯは“０２
Ｈ”″から“’０１１−１”、カウンタ３０６は“’０
Ｎ−１”から“０２ ＋−１”そして、カウンタ４０１
は“３１１−１ ”から“３２トＩ″となる。
Ｍ２−３６に入ると、フリップフロップ１１６のデータ
入力グー１−１１３の入力信号Ａが“０９１であるので
、フリップフロップ１１６の出力信号りはひきつづき“
０９９となる。
入力グー１−１１３の入力信号Ａが“０９１であるので
、フリップフロップ１１６の出力信号りはひきつづき“
０９９となる。
Ｍ２−３６が終了すると第３回目の命令実行に入る。第
３回日のＭｌ−３１時には、命令レジスタ２０１の書込
み信号を発生する入力ＡＮＤゲート２０２に入力されて
いる。信号りが“０１％であるから、レジスタ２０１の
書込み信号２０３は出カされない。従って、命令レジス
タ２０１には第１回目のＭ ’Ｉ −３１時に記憶した
“’ ３５ ）−１”命令コードが残り第１回目に記憶
した命令を実行する。
３回日のＭｌ−３１時には、命令レジスタ２０１の書込
み信号を発生する入力ＡＮＤゲート２０２に入力されて
いる。信号りが“０１％であるから、レジスタ２０１の
書込み信号２０３は出カされない。従って、命令レジス
タ２０１には第１回目のＭ ’Ｉ −３１時に記憶した
“’ ３５ ）−１”命令コードが残り第１回目に記憶
した命令を実行する。
Ｍｌ−３３時に入るとＰＩ Ａ６０２からレジスタ３０
６で指定される“’０２）１”番地の読出し信号ＥＮＡ
ＢＬＥ ＲＡＭが出力されて“０２ Ｈ”番地の内容
“３３ Ｈ”がＣＰＵバスに読出され、ＣＰＵバス７〜
Ｏは“００１１００１’ｌ”となる。
６で指定される“’０２）１”番地の読出し信号ＥＮＡ
ＢＬＥ ＲＡＭが出力されて“０２ Ｈ”番地の内容
“３３ Ｈ”がＣＰＵバスに読出され、ＣＰＵバス７〜
Ｏは“００１１００１’ｌ”となる。
この時Ｐ Ｌ Ａ ２０５からＷＴＰＲ２が出力され、
ＴＰＲ２は“’ ３３ Ｈ”を記憶する。
ＴＰＲ２は“’ ３３ Ｈ”を記憶する。
Ｍｌ−３４時にＰＬＡ２０５からＷ！Ｒ２信号が出力さ
れるが、入力ＡＮＤゲート４０２に入力されている信Ｑ
Ｄが“Ｏｔｐであるからレジスタ４０１の書込み信＠
４０３は出力されない。従ってレジスタ４０１の内容は
変化しない。ＷＩＲ２はレジスタ５０１の書込み信号と
なる。レジスタ５０１の前段の選択ゲート５０２のＷＩ
Ｒ３信号が“Ｏｔｏとなっているので、レジスタ５０１
にはレジスタ４０１の内容“’３２Ｈ”が記憶される。
れるが、入力ＡＮＤゲート４０２に入力されている信Ｑ
Ｄが“Ｏｔｐであるからレジスタ４０１の書込み信＠
４０３は出力されない。従ってレジスタ４０１の内容は
変化しない。ＷＩＲ２はレジスタ５０１の書込み信号と
なる。レジスタ５０１の前段の選択ゲート５０２のＷＩ
Ｒ３信号が“Ｏｔｏとなっているので、レジスタ５０１
にはレジスタ４０１の内容“’３２Ｈ”が記憶される。
Ｍｌ−３５に入るとＰＬＡ６０２からレジスタ５０１の
内容で指定される“３２ Ｈ”番地の読出し信号ＥＮＡ
ＢＬＥ ＳＦＲが出力され、“３２）！”番地の内容
“５５ Ｈ”が出力され、ＣＰＵ内部バス７〜Ｏは“０
１０１０”１０１”となる。この時ＰＬＡ２０５からＷ
ＴＰＲ’ｌが出力されＴＰＲｌに“５５１−１ ”が記
憶される。ＡＬＵのモードは加算命令実行中で必るので
Ｐ Ｌ Ａ ２０５がらＡＤＤ信号が出力されている。
内容で指定される“３２ Ｈ”番地の読出し信号ＥＮＡ
ＢＬＥ ＳＦＲが出力され、“３２）！”番地の内容
“５５ Ｈ”が出力され、ＣＰＵ内部バス７〜Ｏは“０
１０１０”１０１”となる。この時ＰＬＡ２０５からＷ
ＴＰＲ’ｌが出力されＴＰＲｌに“５５１−１ ”が記
憶される。ＡＬＵのモードは加算命令実行中で必るので
Ｐ Ｌ Ａ ２０５がらＡＤＤ信号が出力されている。
Ｍ２−３５に入るとＰＩＡ２０５から
［ＩＮＡＢＬ ＡＬＵが出力され、
ＴＰＲｌ、ＴＰＲ２と主キＶりの加算結果（３３ｔ−１
＋５５１−１ ＋１ ＝ ８９ Ｈ）が出力され、ＣＰ
Ｕ内部バス７〜Ｏは“１０００１００１”となる。この
時、ＰＬＡ６０２からレジスタ３０６で指定される“’
０２１１”番地への書込み信号ＷＲＩＴＥ ＲＡＭが
出力され“０２［−１″番地に“８９１−１ ”が記憶
される。一方ＰＬＡ２０５がらＰＳＷの書込み信号ｗｐ
ｓｗが出力され主キャリと補助キャリをＰＳＷ２４へＣ
込む。第３回目の加算結果主キャリと補助キャリは出力
されないので結果はどちらも“０１１となる。Ｍ２−３
５時カウンタ１１０，３０６および４０１のカウントク
ロックＣが出力され、Ｍ２−３５後縁でカウンタの内容
が更ｆ７され、カウンタ１１０は“ＯＩ Ｈ”から“０
０１１”、カウンタ３０６は“０２ ）−１”から“０
３１１”そして、カウンタ４０１は“３２ ）−１”か
ら“３３１１”になる。
＋５５１−１ ＋１ ＝ ８９ Ｈ）が出力され、ＣＰ
Ｕ内部バス７〜Ｏは“１０００１００１”となる。この
時、ＰＬＡ６０２からレジスタ３０６で指定される“’
０２１１”番地への書込み信号ＷＲＩＴＥ ＲＡＭが
出力され“０２［−１″番地に“８９１−１ ”が記憶
される。一方ＰＬＡ２０５がらＰＳＷの書込み信号ｗｐ
ｓｗが出力され主キャリと補助キャリをＰＳＷ２４へＣ
込む。第３回目の加算結果主キャリと補助キャリは出力
されないので結果はどちらも“０１１となる。Ｍ２−３
５時カウンタ１１０，３０６および４０１のカウントク
ロックＣが出力され、Ｍ２−３５後縁でカウンタの内容
が更ｆ７され、カウンタ１１０は“ＯＩ Ｈ”から“０
０１１”、カウンタ３０６は“０２ ）−１”から“０
３１１”そして、カウンタ４０１は“３２ ）−１”か
ら“３３１１”になる。
Ｍ ２−３６に入ると命令実行回数ヂエツクカウンタ１
１０の内容が“００１−１ ”となるので、グーｉ〜１
１１の“Ｏ＋ｔチェック八へ号Ａが“１″となる。ゲー
ト１１３の入力信ＱＡが“１″となるのでフリップフロ
ップ１１６の出ツノ信号りは“１″となる。Ｍｌ −３
６が修了すると３回連続命令実行モードは終了する。
１０の内容が“００１−１ ”となるので、グーｉ〜１
１１の“Ｏ＋ｔチェック八へ号Ａが“１″となる。ゲー
ト１１３の入力信ＱＡが“１″となるのでフリップフロ
ップ１１６の出ツノ信号りは“１″となる。Ｍｌ −３
６が修了すると３回連続命令実行モードは終了する。
次のＭｌ−３ｌに入ると命令レジスタ２０’ｌの書込み
信号を発生するゲート２０２に入力されている信号Ａが
“１″であるので信号２０３が出力され、命令レジスタ
２０１には次の命令が記憶され新たな命令を実行する。
信号を発生するゲート２０２に入力されている信号Ａが
“１″であるので信号２０３が出力され、命令レジスタ
２０１には次の命令が記憶され新たな命令を実行する。
表２で示すデータを連続加算実行した場合の従来ＣＰＵ
処理方式と本発明の処理方式の比較を示す。
処理方式と本発明の処理方式の比較を示す。
表２ データ配置表
従来ＣＰＵ処理
■ＣＬＲＣ←主キトりをクリアする。
■ＭＯＶ Ａ、００ （−００Ｈ番地のデータをＡ
に持って来る。
に持って来る。
■ＡＤＤＣＡ、３０（−Ａと３０ Ｈ番地の内容を加算
する。
する。
■ＭＯＶ ００．Ａ ←加算結果ヲＯＯ）−１番地
に格納する。
に格納する。
■ＭＯＶＡ、０１ ←ＯＩＨ番地のデータをＡに持っ
て来る。
て来る。
■ＡＤＤＣＡ、３１←Ａと３１ Ｈ番地の内容を加算す
る。
る。
■ＭＯＶ ０１．Ａ ←加算結果ヲＯ’ｌ ｔ−１
番地に格納する。
番地に格納する。
■ＭＯＶＡ、０２ ←０２１−ｉ番地のデータをＡに
持って来る。
持って来る。
■ＡＤＤＣＡ、３２＝−Ａと３２ Ｈ番地の内容を加算
する。
する。
■ＭＯＶ ０２．Ａ ←加算結果を０２８％８地に
格納する。
格納する。
本発明ＣＰＵ処理
■ＣＬＲＣ←主キャリをクリアす
る。
■ＭＯＶ ＤＡＲ，＃ＯＯ’−ＤＡＲにＯＯＨデータ
をセットする。
をセットする。
■ＭＯＶ ＭＯＤ、＃０３（−ＭＯＤに連続実行回数
データ０３ Ｈをセ ットする。
データ０３ Ｈをセ ットする。
■ＡＤＤＣＡ、３０ ←−Ａと３０Ｈ番地の命令を
実行する。
実行する。
本発明ＣＰＵ処理は従来方式と比較すると従来１０命令
実行のところを４命令で行なえる利点があり、しかもＲ
ＯＭパイ１〜効率が良い上、処理速度が向上する利点が
ある。特にデータ転送命令（ＭＯＶ ｄａｔａ ａ
ｄｄｒｅｓｓ １゜ｄａｔａ ａｄｄｒｅｓｓ
２）においては、任意領域間のブロック転送が容易に行
なえるので、割込み処理や通常処理においてスタックを
使用しなくても容易にυブルーヂンを構築することがで
きる利点もある。
実行のところを４命令で行なえる利点があり、しかもＲ
ＯＭパイ１〜効率が良い上、処理速度が向上する利点が
ある。特にデータ転送命令（ＭＯＶ ｄａｔａ ａ
ｄｄｒｅｓｓ １゜ｄａｔａ ａｄｄｒｅｓｓ
２）においては、任意領域間のブロック転送が容易に行
なえるので、割込み処理や通常処理においてスタックを
使用しなくても容易にυブルーヂンを構築することがで
きる利点もある。
以上説明したように、本発明は命令実行回数を計数する
レジスタとｄａｔａ ａｄｄｒｅｓｓを指定するレジ
スタと命令二−モニツクＡで指定されるレジスタの内容
を１命令実行ごとにカウントすることにより任意の連続
バイト演昨を可能に１゛ることかできる。
レジスタとｄａｔａ ａｄｄｒｅｓｓを指定するレジ
スタと命令二−モニツクＡで指定されるレジスタの内容
を１命令実行ごとにカウントすることにより任意の連続
バイト演昨を可能に１゛ることかできる。
また、命令二−モニツクＡＤＤＣｄａｔａａｄｒｅｓｓ
１． ｄａｔａ ａｄｄｒｅｓｓ２で表わされ
る命令を連続するオペランドアドレスについて、くり返
し実行する場合には、レジスタ４０１および４０４を用
い、上記動作説明でレジスタ３０６，４０１について述
べたのと同様に、レジスタ４０１および４０４を１命令
実行毎に＋１カウントすることにより、連続的にアドレ
スを作ることとすればよい。
１． ｄａｔａ ａｄｄｒｅｓｓ２で表わされ
る命令を連続するオペランドアドレスについて、くり返
し実行する場合には、レジスタ４０１および４０４を用
い、上記動作説明でレジスタ３０６，４０１について述
べたのと同様に、レジスタ４０１および４０４を１命令
実行毎に＋１カウントすることにより、連続的にアドレ
スを作ることとすればよい。
［発明の効果〕
以上のように本発明によれば、異なるオペランドアドレ
ス（データメモリや特別レジスタ）のデータ（オペラン
ド）について同一のオペレーションをくり返して実行す
るに際して、オペレーションを命令レジスタに保持した
まま、異なるオペランドアドレスを順次指定することと
しているので、処理速度が高くなり、またバイト効率が
良くなる。
ス（データメモリや特別レジスタ）のデータ（オペラン
ド）について同一のオペレーションをくり返して実行す
るに際して、オペレーションを命令レジスタに保持した
まま、異なるオペランドアドレスを順次指定することと
しているので、処理速度が高くなり、またバイト効率が
良くなる。
第１図は本発明一実施例のＣＰＵを示すブロック図、
第２図は第１図のＰＬＡ部７０を示すブロック図、
第３図は第１図のＣＰＵ内のデータメモリ（ＲＡＭ）と
特別レジスタの配置を示す図、第４図は第１図のＣＰＵ
の動作を示すタイムチャートである。 ２１．２２・・・テンポラリレジスタ、２３・・・演算
器、３１・・・データメモリ（ＲＡＭ）、７０・・・Ｐ
ＬＡ部、１００・・・命令実行回数監視部、１０１・・
・命令実行回数設定レジスタ、１１０・・・命令実行回
数カウンタ、１１１・・・ゲート、２００・・・命令解
読部、２０１・・・命令レジスタ、２０４・・・ＰＬＡ
、３００・・・レジスタ部、３０１・・・レジスタ、３
０６，４０１，４０４・・・レジスタ／カウンタ、４０
０・・・記憶部、６００・・・命令解読部、６０２・・
・ＰＬＡ。
特別レジスタの配置を示す図、第４図は第１図のＣＰＵ
の動作を示すタイムチャートである。 ２１．２２・・・テンポラリレジスタ、２３・・・演算
器、３１・・・データメモリ（ＲＡＭ）、７０・・・Ｐ
ＬＡ部、１００・・・命令実行回数監視部、１０１・・
・命令実行回数設定レジスタ、１１０・・・命令実行回
数カウンタ、１１１・・・ゲート、２００・・・命令解
読部、２０１・・・命令レジスタ、２０４・・・ＰＬＡ
、３００・・・レジスタ部、３０１・・・レジスタ、３
０６，４０１，４０４・・・レジスタ／カウンタ、４０
０・・・記憶部、６００・・・命令解読部、６０２・・
・ＰＬＡ。
Claims (1)
- 【特許請求の範囲】 １、データバスに接続されて、命令を読込む命令レジス
タ（２０１）と、 該命令レジスタから命令を読込んでＣＰＵ全体を制御す
る第１の命令解読器（２０４）であって、同一のオペレ
ーションをＣＰＵ内部の異なるオペランドアドレスのオ
ペランドについて順次繰返す連続実行命令を受けたとき
、連続実行モード信号を出力する第１の命令解読器（２
０４）と、上記連続実行モード信号に応じて、連続実行
回数の設定値をセットされ、オペレーションの実行毎に
カウントして該カウント値が上記設定値に到達したとき
に、到達信号を出力する連続実行回数監視部（１００）
と、 オペレーションの実行毎にカウントして、順次異なるア
ドレスを出力するカウンタ（３０６）、（４０１）、（
４０４）と、 上記カウンタの出力を受けて上記異なるオペランドアド
レスのデータを順次指定する第２の命令解読器（６０２
）と、 上記連続実行モード信号が出力されてから、上記到達信
号が出力されるまでの間、上記命令レジスタ（２０１）
が上記データバスから新たな命令を読込むのを禁止する
手段（２０２）と を備えた命令解読装置。 ２、上記連続実行回数監視部（１００）は、上記データ
バスからの命令実行回数の設定値を取込んで記憶するレ
ジスタ（１０１）と、 上記レジスタから命令実行回数の設定値をセットされて
、命令の実行毎にカウントダウンするカウンタ（１１０
）と、 上記カウンタの内容が０になったとき上記到達検出信号
を出力する手段（１１１）と を備えていることを特徴とする特許請求の範囲第１項記
載の命令解読装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62003305A JP2675779B2 (ja) | 1987-01-12 | 1987-01-12 | 命令解読装置 |
| US07/141,234 US4958275A (en) | 1987-01-12 | 1988-01-06 | Instruction decoder for a variable byte processor |
| DE3886781T DE3886781T2 (de) | 1987-01-12 | 1988-01-12 | Befehlsdekoder. |
| EP88300196A EP0275170B1 (en) | 1987-01-12 | 1988-01-12 | Instruction decoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62003305A JP2675779B2 (ja) | 1987-01-12 | 1987-01-12 | 命令解読装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63172339A true JPS63172339A (ja) | 1988-07-16 |
| JP2675779B2 JP2675779B2 (ja) | 1997-11-12 |
Family
ID=11553646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62003305A Expired - Lifetime JP2675779B2 (ja) | 1987-01-12 | 1987-01-12 | 命令解読装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4958275A (ja) |
| EP (1) | EP0275170B1 (ja) |
| JP (1) | JP2675779B2 (ja) |
| DE (1) | DE3886781T2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0770961B2 (ja) * | 1988-08-12 | 1995-07-31 | 日本電気株式会社 | マイクロコンピュータ |
| US5155820A (en) * | 1989-02-21 | 1992-10-13 | Gibson Glenn A | Instruction format with designations for operand lengths of byte, half word, word, or double word encoded in address bits |
| US5179691A (en) * | 1989-04-12 | 1993-01-12 | Unisys Corporation | N-byte stack-oriented CPU using a byte-selecting control for enhancing a dual-operation with an M-byte instruction word user program where M<N<2M |
| US5241637A (en) * | 1990-01-05 | 1993-08-31 | Motorola, Inc. | Data processor microsequencer having multiple microaddress sources and next microaddress source selection |
| JPH04140892A (ja) * | 1990-02-05 | 1992-05-14 | Internatl Business Mach Corp <Ibm> | 制御データをエンコードする装置及び方法 |
| JP2592979B2 (ja) * | 1990-04-25 | 1997-03-19 | 株式会社東芝 | 信号処理用集積回路装置 |
| JPH04293124A (ja) * | 1991-03-20 | 1992-10-16 | Hitachi Ltd | データ処理プロセッサ |
| JP2520544B2 (ja) * | 1991-09-26 | 1996-07-31 | インターナショナル・ビジネス・マシーンズ・コーポレイション | タスクのオ―バ―ラン状態を監視する方法及びタスク実行サイクルのオ―バ―ランを検出する装置 |
| JP2943464B2 (ja) * | 1991-12-09 | 1999-08-30 | 松下電器産業株式会社 | プログラム制御方法及びプログラム制御装置 |
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| JPS59178544A (ja) * | 1983-03-30 | 1984-10-09 | Fujitsu Ltd | メモリアクセス回路 |
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1987
- 1987-01-12 JP JP62003305A patent/JP2675779B2/ja not_active Expired - Lifetime
-
1988
- 1988-01-06 US US07/141,234 patent/US4958275A/en not_active Expired - Lifetime
- 1988-01-12 DE DE3886781T patent/DE3886781T2/de not_active Expired - Fee Related
- 1988-01-12 EP EP88300196A patent/EP0275170B1/en not_active Expired - Lifetime
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Also Published As
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|---|---|
| DE3886781D1 (de) | 1994-02-17 |
| EP0275170B1 (en) | 1994-01-05 |
| JP2675779B2 (ja) | 1997-11-12 |
| US4958275A (en) | 1990-09-18 |
| EP0275170A2 (en) | 1988-07-20 |
| DE3886781T2 (de) | 1994-06-16 |
| EP0275170A3 (en) | 1990-04-25 |
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