JPS6316760B2 - - Google Patents
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- JPS6316760B2 JPS6316760B2 JP57020983A JP2098382A JPS6316760B2 JP S6316760 B2 JPS6316760 B2 JP S6316760B2 JP 57020983 A JP57020983 A JP 57020983A JP 2098382 A JP2098382 A JP 2098382A JP S6316760 B2 JPS6316760 B2 JP S6316760B2
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- 230000008054 signal transmission Effects 0.000 claims description 4
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- 238000010586 diagram Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
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- Electrophonic Musical Instruments (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
本発明は電子楽器のミユーテイング回路に係
り、電源スイツチ投入後一定時間及び電源スイツ
チ切断後直ちに夫々プリアンプからスピーカに至
る信号伝送路を遮断することにより、電源スイツ
チ投入時や切断時に発生するノイズは勿論のこ
と、電子楽器の音源回路、エンベロープ回路、中
央処理装置（CPU）その他の主回路部を動作可
能状態にするパルス（これを本明細書ではセツト
パルスという）の発生時やセツトパルス消失時に
おけるノイズをも低減し得るミユーテイング回路
を提供することを目的とする。
り、電源スイツチ投入後一定時間及び電源スイツ
チ切断後直ちに夫々プリアンプからスピーカに至
る信号伝送路を遮断することにより、電源スイツ
チ投入時や切断時に発生するノイズは勿論のこ
と、電子楽器の音源回路、エンベロープ回路、中
央処理装置（CPU）その他の主回路部を動作可
能状態にするパルス（これを本明細書ではセツト
パルスという）の発生時やセツトパルス消失時に
おけるノイズをも低減し得るミユーテイング回路
を提供することを目的とする。
従来の電子楽器のミユーテイング回路は、電源
スイツチ投入時は電子楽器の音源回路、CPUそ
の他の主回路部のリセツト時間、プリアンプから
スピーカに至る信号伝送路を遮断し、電源スイツ
チ切断時は直ちに上記信号伝送路を遮断するよう
構成されており、これにより、電源投入時や電源
切断時に発生するノイズを低減していた。しかる
に、この従来回路は電子楽器の上記主回路のセツ
トパルス発生と同時にミユーテイングを解除する
構成であつたため、セツトパルス発生直後の主回
路が動作不安定な状態で発生された音源信号等の
信号がノイズとしてスピーカより発音されてしま
うことがあるという欠点を有していた。
スイツチ投入時は電子楽器の音源回路、CPUそ
の他の主回路部のリセツト時間、プリアンプから
スピーカに至る信号伝送路を遮断し、電源スイツ
チ切断時は直ちに上記信号伝送路を遮断するよう
構成されており、これにより、電源投入時や電源
切断時に発生するノイズを低減していた。しかる
に、この従来回路は電子楽器の上記主回路のセツ
トパルス発生と同時にミユーテイングを解除する
構成であつたため、セツトパルス発生直後の主回
路が動作不安定な状態で発生された音源信号等の
信号がノイズとしてスピーカより発音されてしま
うことがあるという欠点を有していた。
本発明は上記の欠点を除去したものであり、以
下その一実施例について図面と共に説明する。
下その一実施例について図面と共に説明する。
第１図は本発明になる電子楽器のミユーテイン
グ回路の一実施例の回路図を示す。同図中、１は
電子楽器の主回路で、音源信号を発生する音源回
路、音源信号のうち押された鍵に対応する周波数
の音源信号を選択出力する開閉回路、自動リズム
タイミングパルスや自動伴奏タイミングパルス等
を発生するCPU、音源信号のエンベロープを波
形整形するエンベロープ回路、その他の回路より
なる。この主回路１から取り出された波形整形さ
れた音源信号はプリアンプ２、結合コンデンサ
C1、抵抗Ri及び結合コンデンサC2を夫々直列に
介してパワーアンプ３に供給される。このパワー
アンプ３で増幅された信号はスピーカ４に供給さ
れ、これにより発音される。
グ回路の一実施例の回路図を示す。同図中、１は
電子楽器の主回路で、音源信号を発生する音源回
路、音源信号のうち押された鍵に対応する周波数
の音源信号を選択出力する開閉回路、自動リズム
タイミングパルスや自動伴奏タイミングパルス等
を発生するCPU、音源信号のエンベロープを波
形整形するエンベロープ回路、その他の回路より
なる。この主回路１から取り出された波形整形さ
れた音源信号はプリアンプ２、結合コンデンサ
C1、抵抗Ri及び結合コンデンサC2を夫々直列に
介してパワーアンプ３に供給される。このパワー
アンプ３で増幅された信号はスピーカ４に供給さ
れ、これにより発音される。
ここで、上記抵抗Riと結合コンデンサC2との接
続点は、電界効果トランジスタ（FET）Q1のド
レイン・ソース間の内部抵抗Rfを介して接地さ
れている。FETQ1のゲートは二分岐され、一方
はバイアス抵抗R1を介して接地され、他方は保
護ダイオードD1、保護抵抗R2を夫々直列に介し
てPNPトランジスタQ2のコレクタと保護抵抗R4
の一端との接続点に接続されている。抵抗R4の
他端は充電用抵抗R3を介してダイオードD8及び
D9の各アノードに接続される一方、充電用コン
デンサC3を介してトランジスタQ2のエミツタと
放電用ダイオードD2のカソードとの接続点に接
続されている。ダイオードD2のアノードは充電
用コンデンサC4を介して接地され、また充電用
ダイオードD3、保護抵抗R5を夫々直列に介して
電源電圧Vd（例えば5V）の入力端子５に接続さ
れている。
続点は、電界効果トランジスタ（FET）Q1のド
レイン・ソース間の内部抵抗Rfを介して接地さ
れている。FETQ1のゲートは二分岐され、一方
はバイアス抵抗R1を介して接地され、他方は保
護ダイオードD1、保護抵抗R2を夫々直列に介し
てPNPトランジスタQ2のコレクタと保護抵抗R4
の一端との接続点に接続されている。抵抗R4の
他端は充電用抵抗R3を介してダイオードD8及び
D9の各アノードに接続される一方、充電用コン
デンサC3を介してトランジスタQ2のエミツタと
放電用ダイオードD2のカソードとの接続点に接
続されている。ダイオードD2のアノードは充電
用コンデンサC4を介して接地され、また充電用
ダイオードD3、保護抵抗R5を夫々直列に介して
電源電圧Vd（例えば5V）の入力端子５に接続さ
れている。
またトランジスタQ2のベースはベース電流設
定用抵抗R6及びバイアス抵抗R7よりなる抵抗分
圧回路を介して主回路１、Ｃ−MOSICで構成さ
れたバツフアアンプ６の出力端子、及び後記の放
電時だけにヒステリシスをもたせるためのダイオ
ードD4のアノードに夫々接続されている。ダイ
オードD4のカソードは正帰還用抵抗R15を介して
バツフアアンプ６の入力端子に接続されている。
更に、電源電圧入力端子５はベース電流設定用抵
抗R8を介してPNPトランジスタQ3のベースに接
続される一方、保護抵抗R9、充電用ダイオード
D5及び充電用コンデンサC5を夫々直列に介して
接地されている。またトランジスタQ3のエミツ
タはダイオードD5のカソードとコンデンサC5の
接続点に接続され、Q3のコレクタはバイアス抵
抗R10，R11よりなる抵抗分圧回路を介してNPN
トランジスタQ4のベースに接続されている。ま
た更に、トランジスタQ4のコレクタは保護抵抗
R12を介して充電用抵抗R13、充電用コンデンサ
C6、及びバイアス抵抗R14の接続点に接続されて
いる。
定用抵抗R6及びバイアス抵抗R7よりなる抵抗分
圧回路を介して主回路１、Ｃ−MOSICで構成さ
れたバツフアアンプ６の出力端子、及び後記の放
電時だけにヒステリシスをもたせるためのダイオ
ードD4のアノードに夫々接続されている。ダイ
オードD4のカソードは正帰還用抵抗R15を介して
バツフアアンプ６の入力端子に接続されている。
更に、電源電圧入力端子５はベース電流設定用抵
抗R8を介してPNPトランジスタQ3のベースに接
続される一方、保護抵抗R9、充電用ダイオード
D5及び充電用コンデンサC5を夫々直列に介して
接地されている。またトランジスタQ3のエミツ
タはダイオードD5のカソードとコンデンサC5の
接続点に接続され、Q3のコレクタはバイアス抵
抗R10，R11よりなる抵抗分圧回路を介してNPN
トランジスタQ4のベースに接続されている。ま
た更に、トランジスタQ4のコレクタは保護抵抗
R12を介して充電用抵抗R13、充電用コンデンサ
C6、及びバイアス抵抗R14の接続点に接続されて
いる。
更に７はACプラグ、８はトランス、９はダイ
オードD6〜D9よりなるダイオードブリツジ型全
波整流回路、C7，C8は平滑用コンデンサ、R16，
R17は放電用抵抗である。またSWは電源スイツ
チである。
オードD6〜D9よりなるダイオードブリツジ型全
波整流回路、C7，C8は平滑用コンデンサ、R16，
R17は放電用抵抗である。またSWは電源スイツ
チである。
次に上記の回路の動作につき説明するに、まず
電源スイツチSWを時刻t1でオンにする（投入す
る）と、トランス８の２次側に接続された整流回
路９より正の直流電源電圧VPと負の直流電源電
圧VMとが取り出されパワーアンプ３に供給され
る。これと同時にトランス８の２次側に接続され
ている別の整流回路（図示せず）から、入力端子
５に第２図Ｅに示す如く時刻t1後直ちに電圧値Vd
となる電源電圧が供給され、更に主回路１には
Vc1、プリアンプ２にはVc2なる値の電源電圧が
供給される。これにより、トランジスタQ2のエ
ミツタにはダイオードD2，D3の順方向降下電圧
を夫々0.6Vとすると、Vd−1.2〔Ｖ〕の値の電圧
が印加され、かつ、トランジスタQ2のコレクタ
に負の電源電圧VMが供給されてトランジスタQ2
がオンとなる。またFETQ1の内部抵抗をRfとす
るとプリアンプ２からの信号はRf／Ri＋Rfなる比率 だけ減衰されてパワーアンプ３へ供給されるが、
このときのFETQ1のゲート電位は0Vで、FETQ1
がオンとされているから、上記の内部抵抗は最小
値であり、よつてプリアンプ２からの信号又はノ
イズは大なる減衰比で減衰される（ミユーテイン
グされる）。従つて、電源スイツチSWの投入時
のノイズが低減される。
電源スイツチSWを時刻t1でオンにする（投入す
る）と、トランス８の２次側に接続された整流回
路９より正の直流電源電圧VPと負の直流電源電
圧VMとが取り出されパワーアンプ３に供給され
る。これと同時にトランス８の２次側に接続され
ている別の整流回路（図示せず）から、入力端子
５に第２図Ｅに示す如く時刻t1後直ちに電圧値Vd
となる電源電圧が供給され、更に主回路１には
Vc1、プリアンプ２にはVc2なる値の電源電圧が
供給される。これにより、トランジスタQ2のエ
ミツタにはダイオードD2，D3の順方向降下電圧
を夫々0.6Vとすると、Vd−1.2〔Ｖ〕の値の電圧
が印加され、かつ、トランジスタQ2のコレクタ
に負の電源電圧VMが供給されてトランジスタQ2
がオンとなる。またFETQ1の内部抵抗をRfとす
るとプリアンプ２からの信号はRf／Ri＋Rfなる比率 だけ減衰されてパワーアンプ３へ供給されるが、
このときのFETQ1のゲート電位は0Vで、FETQ1
がオンとされているから、上記の内部抵抗は最小
値であり、よつてプリアンプ２からの信号又はノ
イズは大なる減衰比で減衰される（ミユーテイン
グされる）。従つて、電源スイツチSWの投入時
のノイズが低減される。
一方、電源スイツチSW投入後も引続いてトラ
ンジスタQ4がオフ状態にされているから、上記
の電源電圧VdによりコンデンサC6が抵抗R13を通
してVdへ向つて充電が開始される。このコンデ
ンサC6の端子電圧（点の電圧）は第２図Ｄに
示す如く上昇し、この電圧値が時刻t2でVSに達す
ると、それまで0Vだつたバツフアアンプ６の出
力電圧（点の電圧）がダイオードD4及び抵抗
R15の正帰還により瞬時に第２図Ｂに示す如くVd
なる値に立上る。この時刻t2でVdへ立上る点の
電圧はセツトパルスとして主回路１に供給される
と同時に、トランジスタQ2のベースに印加され、
これをオフとする。これにより、コンデンサC3
は抵抗R3を通して負の電源電圧VMによつて充電
され始め、トランジスタQ2のコレクタと抵抗R4
との接続点における電圧は第２図Ｃに示す如
く、R1＋R2／R1＋R2＋R3＋R4・VM〔Ｖ〕へ向つて下降し 始める。
ンジスタQ4がオフ状態にされているから、上記
の電源電圧VdによりコンデンサC6が抵抗R13を通
してVdへ向つて充電が開始される。このコンデ
ンサC6の端子電圧（点の電圧）は第２図Ｄに
示す如く上昇し、この電圧値が時刻t2でVSに達す
ると、それまで0Vだつたバツフアアンプ６の出
力電圧（点の電圧）がダイオードD4及び抵抗
R15の正帰還により瞬時に第２図Ｂに示す如くVd
なる値に立上る。この時刻t2でVdへ立上る点の
電圧はセツトパルスとして主回路１に供給される
と同時に、トランジスタQ2のベースに印加され、
これをオフとする。これにより、コンデンサC3
は抵抗R3を通して負の電源電圧VMによつて充電
され始め、トランジスタQ2のコレクタと抵抗R4
との接続点における電圧は第２図Ｃに示す如
く、R1＋R2／R1＋R2＋R3＋R4・VM〔Ｖ〕へ向つて下降し 始める。
点の電圧が上記の下降を開始し、その途中の
時刻t3でマイナス数Ｖになつたものとすると、そ
の時刻t3でFETQ1のゲート電圧（点の電圧）
もこのマイナス数ＶにダイオードD1の順方向降
下電圧（例えば0.6V）とR2の電圧降下分とを加
えた電圧値になり、これによりFETQ1がオフと
なる。FETQ1がオフになると、その内部抵抗Rf
が極めて大になるため、前記減衰比Rf／Ri＋Rfが約 １となり、プリアンプ２からの信号は殆ど減衰す
ることなくパワーアンプ３に供給される。
時刻t3でマイナス数Ｖになつたものとすると、そ
の時刻t3でFETQ1のゲート電圧（点の電圧）
もこのマイナス数ＶにダイオードD1の順方向降
下電圧（例えば0.6V）とR2の電圧降下分とを加
えた電圧値になり、これによりFETQ1がオフと
なる。FETQ1がオフになると、その内部抵抗Rf
が極めて大になるため、前記減衰比Rf／Ri＋Rfが約 １となり、プリアンプ２からの信号は殆ど減衰す
ることなくパワーアンプ３に供給される。
このように、時刻t1からt2までの時間T1で主回
路１がリセツトされ、時刻t2で主回路１にセツト
パルスが供給されて動作可能状態とされるが、こ
のときもFETQ1はオンのままであり、時刻t3で
FETQ1がオフとなるため、主回路１にセツトパ
ルスが供給された時に発生するノイズをミユーテ
イングすることができる。上記時刻t3後にコンデ
ンサC3の充電が完了して点の電圧は第２図Ｃ
に示す如く、R1＋R2／R1＋R2＋R3＋R4・VMとなり、従 つて点の電圧は同図Ａに示す如く
R1／R1＋R2＋R3＋R4・VM＋0.6〔Ｖ〕となる。また コンデンサC6の端子電圧は第２図Ｄに示す如く
Vd〔Ｖ〕となる。またコンデンサC4にはVd−0.6
〔Ｖ〕なる電圧が充電されており、コンデンサC5
にもVd−0.6〔Ｖ〕の電圧が充電されており、トラ
ンジスタQ3はオフとされている。なお、コンデ
ンサC4，C5の容量値は100μF程度、C3，C6の容量
値は10μF程度である。
路１がリセツトされ、時刻t2で主回路１にセツト
パルスが供給されて動作可能状態とされるが、こ
のときもFETQ1はオンのままであり、時刻t3で
FETQ1がオフとなるため、主回路１にセツトパ
ルスが供給された時に発生するノイズをミユーテ
イングすることができる。上記時刻t3後にコンデ
ンサC3の充電が完了して点の電圧は第２図Ｃ
に示す如く、R1＋R2／R1＋R2＋R3＋R4・VMとなり、従 つて点の電圧は同図Ａに示す如く
R1／R1＋R2＋R3＋R4・VM＋0.6〔Ｖ〕となる。また コンデンサC6の端子電圧は第２図Ｄに示す如く
Vd〔Ｖ〕となる。またコンデンサC4にはVd−0.6
〔Ｖ〕なる電圧が充電されており、コンデンサC5
にもVd−0.6〔Ｖ〕の電圧が充電されており、トラ
ンジスタQ3はオフとされている。なお、コンデ
ンサC4，C5の容量値は100μF程度、C3，C6の容量
値は10μF程度である。
次に電源スイツチSWを時刻t4でオフにした
（切断した）ものとすると、電源電圧Vd、すなわ
ちトランジスタQ3のベース電圧は第２図Ｅに示
す如く０（Ｖ）へ下降していく。このトランジス
タQ3のエミツタにはコンデンサC3の充電電圧が
印加されているので、上記トランジスタQ3のベ
ース電圧の下降によりトランジスタQ3はオンと
なり、そのコレクタより電流が出力されてトラン
ジスタQ4のベース電位が上昇し、トランジスタ
Q4もオンとなる。これにより、コンデンサC6の
充電電荷は抵抗R12及びトランジスタQ4のコレク
タ、エミツタを介して放電されるため、点の電
圧は第２図Ｄに示す如く下降していく。点の電
圧が０〔Ｖ〕に向かつて下降していく途中でVSな
る値になると（この時の時刻をt5とする）、バツ
フアアンプ６の出力電圧は、第２図Ｂに示す如く
瞬時に0Vとなり、主回路１へのセツトパルスが
消失する。
（切断した）ものとすると、電源電圧Vd、すなわ
ちトランジスタQ3のベース電圧は第２図Ｅに示
す如く０（Ｖ）へ下降していく。このトランジス
タQ3のエミツタにはコンデンサC3の充電電圧が
印加されているので、上記トランジスタQ3のベ
ース電圧の下降によりトランジスタQ3はオンと
なり、そのコレクタより電流が出力されてトラン
ジスタQ4のベース電位が上昇し、トランジスタ
Q4もオンとなる。これにより、コンデンサC6の
充電電荷は抵抗R12及びトランジスタQ4のコレク
タ、エミツタを介して放電されるため、点の電
圧は第２図Ｄに示す如く下降していく。点の電
圧が０〔Ｖ〕に向かつて下降していく途中でVSな
る値になると（この時の時刻をt5とする）、バツ
フアアンプ６の出力電圧は、第２図Ｂに示す如く
瞬時に0Vとなり、主回路１へのセツトパルスが
消失する。
このバツフアアンプ６の出力電圧が0Vになる
と、トランジスタQ2のベース電圧も0Vになるが、
このトランジスタQ2のエミツタにはコンデンサ
C4の端子電圧がダイオードD2を介して印加され
ているため、時刻t5でトランジスタQ2がオンとな
る。これにより、コンデンサC4の充電電荷はト
ランジスタQ2のコレクタ、抵抗R3，R4を介して
放電され、かつ、Q2のベース、抵抗R6，R7を介
して放電される。これにより、トランジスタQ2
のコレクタ、すなわち点の電位は第２図Ｃに示
す如く、時刻t5でVd−1.2〔Ｖ〕となり、以下漸次
0Vへ向つて減少していく。
と、トランジスタQ2のベース電圧も0Vになるが、
このトランジスタQ2のエミツタにはコンデンサ
C4の端子電圧がダイオードD2を介して印加され
ているため、時刻t5でトランジスタQ2がオンとな
る。これにより、コンデンサC4の充電電荷はト
ランジスタQ2のコレクタ、抵抗R3，R4を介して
放電され、かつ、Q2のベース、抵抗R6，R7を介
して放電される。これにより、トランジスタQ2
のコレクタ、すなわち点の電位は第２図Ｃに示
す如く、時刻t5でVd−1.2〔Ｖ〕となり、以下漸次
0Vへ向つて減少していく。
点の電位が時刻t5でVd−1.2〔Ｖ〕となると、
ダイオードD1がオフとなり、FETQ1のゲート電
位が第２図Ａに示す如く0Vになるから、FETQ1
はオンとなる。このFETQ1のオンにより前記し
た大なる減衰比でプリアンプ２からの電源スイツ
チ切断後のノイズがミユーテイングされることに
なる。ここで、主回路１の電源電圧Vc1とプリア
ンプ２の電源電圧Vc2とは夫々時刻t5では完全に
減衰しておらず減衰の途中にあるので、時刻t5以
後もノイズを発生することがあるが、このノイズ
は上記FETQ1のオンにより低減することができ
る。なお、コンデンサC4の値は大であり、電源
スイツチSWをオフした後例えば数秒間はトラン
ジスタQ2をオンし続けるが、このQ2のオン期間
中に上記電源電圧Vc1，Vc2は0Vに達する（減衰
が完了する）。
ダイオードD1がオフとなり、FETQ1のゲート電
位が第２図Ａに示す如く0Vになるから、FETQ1
はオンとなる。このFETQ1のオンにより前記し
た大なる減衰比でプリアンプ２からの電源スイツ
チ切断後のノイズがミユーテイングされることに
なる。ここで、主回路１の電源電圧Vc1とプリア
ンプ２の電源電圧Vc2とは夫々時刻t5では完全に
減衰しておらず減衰の途中にあるので、時刻t5以
後もノイズを発生することがあるが、このノイズ
は上記FETQ1のオンにより低減することができ
る。なお、コンデンサC4の値は大であり、電源
スイツチSWをオフした後例えば数秒間はトラン
ジスタQ2をオンし続けるが、このQ2のオン期間
中に上記電源電圧Vc1，Vc2は0Vに達する（減衰
が完了する）。
このように、本実施例によれば、第２図に示す
如く時刻t1から時刻t2までの期間をT1、時刻t2か
ら時刻t4までの期間（主回路１のセツト時間）を
T2、時刻t1から時刻t3までのFETQ1のオン期間
をT3とすると、T3−T1なる期間（t2〜t3）も
FETQ1をオンとしているので主回路１のセツト
パルス入力時に発生するノイズを低減できる。ま
た時刻t3から時刻t5までの期間T4はFETQ1のオ
フ期間であり、パワーアンプ３の入力信号の非減
衰期間を示す。更に第２図に示す時刻t4から時刻
t5までの期間T5は電源スイツチSWのオフ時から
点の電圧がVSの値に達するまでの時間を示す。
如く時刻t1から時刻t2までの期間をT1、時刻t2か
ら時刻t4までの期間（主回路１のセツト時間）を
T2、時刻t1から時刻t3までのFETQ1のオン期間
をT3とすると、T3−T1なる期間（t2〜t3）も
FETQ1をオンとしているので主回路１のセツト
パルス入力時に発生するノイズを低減できる。ま
た時刻t3から時刻t5までの期間T4はFETQ1のオ
フ期間であり、パワーアンプ３の入力信号の非減
衰期間を示す。更に第２図に示す時刻t4から時刻
t5までの期間T5は電源スイツチSWのオフ時から
点の電圧がVSの値に達するまでの時間を示す。
なお、抵抗Riを10kΩ、FETQ1オン時の内部抵
抗Rfを100Ωとすると、開閉比は 20log10Rf／Ri＋Rf＝−40（dB） となり、大なる値が得られる。
抗Rfを100Ωとすると、開閉比は 20log10Rf／Ri＋Rf＝−40（dB） となり、大なる値が得られる。
なお、プリアンプ２からパワーアンプ３に至る
伝送路の途中に設けられるミユーテイング用アナ
ログスイツチとしては、FETに限らずバイポー
ラトランジスタで構成してもよく、また第３図に
示す如く、FETQ5のドレイン、ソースをプリア
ンプ２の出力側、パワーアンプ３の入力側に接続
し、このFETQ5のゲートをダイオードD10及び抵
抗R2を直列に介してトランジスタQ2のコレクタ
に接続する構成としてもよい。
伝送路の途中に設けられるミユーテイング用アナ
ログスイツチとしては、FETに限らずバイポー
ラトランジスタで構成してもよく、また第３図に
示す如く、FETQ5のドレイン、ソースをプリア
ンプ２の出力側、パワーアンプ３の入力側に接続
し、このFETQ5のゲートをダイオードD10及び抵
抗R2を直列に介してトランジスタQ2のコレクタ
に接続する構成としてもよい。
上述の如く、本発明になる電子楽器のミユーテ
イング回路は、電子楽器の電源スイツチ投入後一
定期間後に音源回路、エンベロープ回路、中央処
理装置等の電子楽器の主回路にセツトパルスを供
給し、電源スイツチ切断後直ちにセツトパルスの
供給を停止する回路と、上記主回路よりパワーア
ンプに至る信号伝送路に設けられパワーアンプへ
の入力信号を遮断又は通過させるアナログスイツ
チと、上記セツトパルスが供給され主回路へのセ
ツトパルスの供給開始時点から充電用コンデンサ
の充電を開始し、充電期間の途中まで上記アナロ
グスイツチをして信号遮断動作をさせた後信号通
過動作とし、上記セツトパルスの供給停止により
直ちに上記充電用コンデンサの充電電荷を放電さ
せて一定時間アナログスイツチをして信号遮断動
作をさせる信号を出力するアナログスイツチ制御
回路とよりなるため、電源スイツチ投入時と投入
後に発生するノイズを低減することができること
は勿論のこと、主回路へのセツトパルス供給時に
発生するノイズをも低減することができ、更にセ
ツトパルス供給停止後の電源電圧減衰期間中に発
生することがあるノイズも低減することができ、
また更に安価な回路でノイズを低減することがで
きる等の特徴を有するものである。
イング回路は、電子楽器の電源スイツチ投入後一
定期間後に音源回路、エンベロープ回路、中央処
理装置等の電子楽器の主回路にセツトパルスを供
給し、電源スイツチ切断後直ちにセツトパルスの
供給を停止する回路と、上記主回路よりパワーア
ンプに至る信号伝送路に設けられパワーアンプへ
の入力信号を遮断又は通過させるアナログスイツ
チと、上記セツトパルスが供給され主回路へのセ
ツトパルスの供給開始時点から充電用コンデンサ
の充電を開始し、充電期間の途中まで上記アナロ
グスイツチをして信号遮断動作をさせた後信号通
過動作とし、上記セツトパルスの供給停止により
直ちに上記充電用コンデンサの充電電荷を放電さ
せて一定時間アナログスイツチをして信号遮断動
作をさせる信号を出力するアナログスイツチ制御
回路とよりなるため、電源スイツチ投入時と投入
後に発生するノイズを低減することができること
は勿論のこと、主回路へのセツトパルス供給時に
発生するノイズをも低減することができ、更にセ
ツトパルス供給停止後の電源電圧減衰期間中に発
生することがあるノイズも低減することができ、
また更に安価な回路でノイズを低減することがで
きる等の特徴を有するものである。
第１図は本発明回路の一実施例を示す回路図、
第２図Ａ〜Ｅは夫々第１図の動作説明用タイムチ
ヤート、第３図は本発明回路の要部の他の実施例
を示す回路図である。 １……主回路、２……プリアンプ、３……パワ
ーアンプ、４……スピーカ、５……電源電圧入力
端子、６……バツフアアンプ、８……トランス、
SW……電源スイツチ、Q1，Q5……ミユーテイン
グ用電界効果トランジスタ（FET）、Q2，Q3……
PNPトランジスタ、Q4……NPNトランジスタ、
C1，C2……結合コンデンサ、C3，C4，C5，C6…
…充電用コンデンサ、C7，C8……平滑用コンデ
ンサ、D1……保護ダイオード、D2……放電用ダ
イオード、D3，D5……充電用ダイオード、D4…
…放電時にヒステリシスをもたせるためのダイオ
ード、D6〜D9……整流用ダイオード、R1，R7，
R10，R11，R14……バイアス抵抗、R2，R4，R5，
R9，R12……保護抵抗、R3，R13……充電用抵抗、
R6，R8……ベース電流設定用抵抗、R15……正帰
還用抵抗、R16，R17……放電用抵抗。
第２図Ａ〜Ｅは夫々第１図の動作説明用タイムチ
ヤート、第３図は本発明回路の要部の他の実施例
を示す回路図である。 １……主回路、２……プリアンプ、３……パワ
ーアンプ、４……スピーカ、５……電源電圧入力
端子、６……バツフアアンプ、８……トランス、
SW……電源スイツチ、Q1，Q5……ミユーテイン
グ用電界効果トランジスタ（FET）、Q2，Q3……
PNPトランジスタ、Q4……NPNトランジスタ、
C1，C2……結合コンデンサ、C3，C4，C5，C6…
…充電用コンデンサ、C7，C8……平滑用コンデ
ンサ、D1……保護ダイオード、D2……放電用ダ
イオード、D3，D5……充電用ダイオード、D4…
…放電時にヒステリシスをもたせるためのダイオ
ード、D6〜D9……整流用ダイオード、R1，R7，
R10，R11，R14……バイアス抵抗、R2，R4，R5，
R9，R12……保護抵抗、R3，R13……充電用抵抗、
R6，R8……ベース電流設定用抵抗、R15……正帰
還用抵抗、R16，R17……放電用抵抗。
Claims (1)
- １ 電子楽器の電源スイツチ投入後一定期間後に
音源回路、エンベロープ回路、中央処理装置等の
電子楽器の主回路にセツトパルスを供給し、該電
源スイツチ切断後直ちに該セツトパルスの供給を
停止する回路と、該主回路よりパワーアンプに至
る信号伝送路に設けられ該パワーアンプへの入力
信号を遮断又は通過させるアナログスイツチと、
上記セツトパルスが供給され該主回路への上記セ
ツトパルスの供給開始時点から充電用コンデンサ
の充電を開始し、該充電期間の途中まで該アナロ
グスイツチをして信号遮断動作をさせた後信号通
過動作とし、上記セツトパルスの供給停止により
直ちに上記充電用コンデンサの充電電荷を放電さ
せて一定時間該アナログスイツチをして信号遮断
動作をさせる信号を出力するアナログスイツチ制
御回路とよりなることを特徴とする電子楽器のミ
ユーテイング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57020983A JPS58139193A (ja) | 1982-02-12 | 1982-02-12 | 電子楽器のミユ−テイング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57020983A JPS58139193A (ja) | 1982-02-12 | 1982-02-12 | 電子楽器のミユ−テイング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58139193A JPS58139193A (ja) | 1983-08-18 |
| JPS6316760B2 true JPS6316760B2 (ja) | 1988-04-11 |
Family
ID=12042383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57020983A Granted JPS58139193A (ja) | 1982-02-12 | 1982-02-12 | 電子楽器のミユ−テイング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58139193A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63263907A (ja) * | 1987-04-22 | 1988-10-31 | Matsushita Electric Ind Co Ltd | テレビジヨン受像機の音声消去回路 |
| JP2019052990A (ja) * | 2017-09-19 | 2019-04-04 | 株式会社河合楽器製作所 | 電源遮断検出装置 |
-
1982
- 1982-02-12 JP JP57020983A patent/JPS58139193A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58139193A (ja) | 1983-08-18 |
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