JPS63163656A - 入出力割込み方法およびシステム - Google Patents
入出力割込み方法およびシステムInfo
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- JPS63163656A JPS63163656A JP30840786A JP30840786A JPS63163656A JP S63163656 A JPS63163656 A JP S63163656A JP 30840786 A JP30840786 A JP 30840786A JP 30840786 A JP30840786 A JP 30840786A JP S63163656 A JPS63163656 A JP S63163656A
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- Japan
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- cpu
- interrupt
- interruption
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Links
- 238000000034 method Methods 0.000 title claims description 16
- 238000007667 floating Methods 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000004913 activation Effects 0.000 description 5
- 239000012141 concentrate Substances 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011068 loading method Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000009987 spinning Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は大を計′！Ｊ１．＠における拡張アーキテクチ
ャのもとての入出力方式に係り、ここで導入された浮動
割込み方式（任意のＣＰＵで割込み処理を可能とする方
式）の通用範囲？拡大し、性能と運用性を向上させる入
出力割込方法およびシステムに関する。
ャのもとての入出力方式に係り、ここで導入された浮動
割込み方式（任意のＣＰＵで割込み処理を可能とする方
式）の通用範囲？拡大し、性能と運用性を向上させる入
出力割込方法およびシステムに関する。
従来大型計算機の入出力では、入出力を発行したＣＰＵ
でのみ入出力割込みを実行していた（固定割込み機１１
１１）。たとえばアイ・ビー・エム、ジヤーナル オン
リサーチ アンド デベロップメント ２７巻３号
２０６〜２１８ページ。
でのみ入出力割込みを実行していた（固定割込み機１１
１１）。たとえばアイ・ビー・エム、ジヤーナル オン
リサーチ アンド デベロップメント ２７巻３号
２０６〜２１８ページ。
１９８３年５月（ＩＢＭ Ｊｏｕｒｎａｌ ｏｆ Ｒｅ
５ｅａｒｃｈａｎｄ ｌ）ｅｖｅｌｏｐｍｅｎｔ、 Ｖ
ｏｌ、 ２７．４３ ｐｐ、 ２０６〜２１６． Ｍ
ａｙ １９８３）におけるチャネル・サブシステムや
日経エレクトロニクス １９８５年１１月１８日号２２
８〜２６７ページにおける拡張チャネル・システムでは
、その時点で動作可能な任意のＣＰＵに割込む（浮動割
込み機構−ように変更された。この変更は拡張アーキテ
クチャにおける入出力アーキテクチャの大きな変更項目
であり。
５ｅａｒｃｈａｎｄ ｌ）ｅｖｅｌｏｐｍｅｎｔ、 Ｖ
ｏｌ、 ２７．４３ ｐｐ、 ２０６〜２１６． Ｍ
ａｙ １９８３）におけるチャネル・サブシステムや
日経エレクトロニクス １９８５年１１月１８日号２２
８〜２６７ページにおける拡張チャネル・システムでは
、その時点で動作可能な任意のＣＰＵに割込む（浮動割
込み機構−ように変更された。この変更は拡張アーキテ
クチャにおける入出力アーキテクチャの大きな変更項目
であり。
これによシ従米よシ高速に割込みが実行される。
本発明では浮動割込み機Ｗｔ有する入出力機構を先の日
経エレクトロニクスの例に従って拡張チャネルシステム
（Ｅｘｔｅｎｄｅｄ ｃｈａｎｎｅｌ ｓｙｓｔｅｍ：
ＥＣ８）と呼ぶことにする。
経エレクトロニクスの例に従って拡張チャネルシステム
（Ｅｘｔｅｎｄｅｄ ｃｈａｎｎｅｌ ｓｙｓｔｅｍ：
ＥＣ８）と呼ぶことにする。
〔発明が解決しようとする問題点〕
上記のＥＣ８における人出刃側込み方式は１割込み動作
の高速化を実現しているが、割込むＣＰＵが不定のため
割込みが発生するＣＰＵを入出力発行元のＣＰＵと関連
づけて制御するなどの割込み動作の管理がＣＰＵから全
く行なえなくなった。
の高速化を実現しているが、割込むＣＰＵが不定のため
割込みが発生するＣＰＵを入出力発行元のＣＰＵと関連
づけて制御するなどの割込み動作の管理がＣＰＵから全
く行なえなくなった。
本発明の目的は次のような割込み動作の管理を可能とす
ることにある。
ることにある。
（１）入出力発行元のＣＰＵと同一のＣＰＵに割込むこ
とを指定可能とすることにより、ＥＣ８登場以前の割込
みの動作と同様の処理を可能とする。
とを指定可能とすることにより、ＥＣ８登場以前の割込
みの動作と同様の処理を可能とする。
（２） 入出力発行時に割込むべきＣＰＵを指定可能
とすることで、入出力割込みを意識的に各ＣＰＵに振り
分けたり、特定のＣＰＵに集中させたシすることを可能
とする。
とすることで、入出力割込みを意識的に各ＣＰＵに振り
分けたり、特定のＣＰＵに集中させたシすることを可能
とする。
（３）入出力発行時に割込むべきＣＰ ［Ｔ群を指定可
能とすることで、全ＣＰＵｅいくつかのグループに分割
し入出力の起動と完了割込みを同じグループのＣＰＵ内
で閉じさせたり１％定のグループのＣＰＵに割込みを集
中させたりすることを可能とする。
能とすることで、全ＣＰＵｅいくつかのグループに分割
し入出力の起動と完了割込みを同じグループのＣＰＵ内
で閉じさせたり１％定のグループのＣＰＵに割込みを集
中させたりすることを可能とする。
上記の目的は入出力発行時にＣＰＵからＥＣ８に引渡す
パラメータである操作要求ブロック（Ｑｐｅｒａｔｉｏ
ｎ Ｒｌｅｑｕｅｓｔ ｊ３１ｏｃｋ ： ＯＲＢ ）
に割込みを許可するＣＰＵの情報をセットし、ＥＣ８で
はこれらの情報を保持して入出力完了時にこの指定に従
ったＣＰＵに割込みを発生させることＫより達成される
。
パラメータである操作要求ブロック（Ｑｐｅｒａｔｉｏ
ｎ Ｒｌｅｑｕｅｓｔ ｊ３１ｏｃｋ ： ＯＲＢ ）
に割込みを許可するＣＰＵの情報をセットし、ＥＣ８で
はこれらの情報を保持して入出力完了時にこの指定に従
ったＣＰＵに割込みを発生させることＫより達成される
。
本発明によ方割込むＣＰＵ１意図的に指定することによ
り、入出力処理の負荷分散、入出力発行元の種類による
割込み処理の分散、ＥＣ８以前のプログラムとの動作の
一致性の保証などが可能となυ５ＥＣ８環境下では浮動
割込みによりどのＣＰＵで実行するか不定であった入出
力割込みを適切に管理することが可能となる。
り、入出力処理の負荷分散、入出力発行元の種類による
割込み処理の分散、ＥＣ８以前のプログラムとの動作の
一致性の保証などが可能となυ５ＥＣ８環境下では浮動
割込みによりどのＣＰＵで実行するか不定であった入出
力割込みを適切に管理することが可能となる。
本発明の一実施例を第１図以下にょシ説明する。
ＥＣ８における浮動割込み機構では、複数のＣＰＵのう
ちの１台（例えばＣＰＵ０）から入出力の起動がかかっ
た場合、全ＣＰＵ （第１図の例では４台）の中から割
込み可能状態の本のの任音の１会に対して割込みが発生
する。
ちの１台（例えばＣＰＵ０）から入出力の起動がかかっ
た場合、全ＣＰＵ （第１図の例では４台）の中から割
込み可能状態の本のの任音の１会に対して割込みが発生
する。
本発明によればこれを、（１）入出力起動元のＣＰＵの
みに割込みを許可する（第１図）、（２）複数のＣＰＵ
のうちの特定のＣＰＵｋ指定して割込みを許可する（第
２図）、（３）複数のＣＰＵのうち適当な複数台のＣＰ
Ｕｔ指定し、これらの中で浮動割込みを許可する（第３
図：ＣＰＵ０，１に割込む場合）、ように入出力起動時
に指定することができる。
みに割込みを許可する（第１図）、（２）複数のＣＰＵ
のうちの特定のＣＰＵｋ指定して割込みを許可する（第
２図）、（３）複数のＣＰＵのうち適当な複数台のＣＰ
Ｕｔ指定し、これらの中で浮動割込みを許可する（第３
図：ＣＰＵ０，１に割込む場合）、ように入出力起動時
に指定することができる。
ＥＣ８では入出力起動命令であるスタートサプチャネＡ
／ ＜ ５ｔａｒｔ ８ｕｂｃｈａｎｎｅｌ ：８ＳＣ
Ｈ）命令は、第４図に示すように、操作要求ブロック（
□ｐｅｒａｔ １ｏｎ１（、ｅｑｕｅｓｔ Ｂｌｏｃｋ
： ０ＲＢ）ｅ主記憶装置上に設定して発行する。そ
こで本発明においても１割込みを許可するＣＰＵの指定
をＯＲＢ中に設定する。例えば現在未使用領域になって
いるＯＲＢの５６〜６３ビツトに最大８台のＣＰＵまで
割込みＣＰＵマスクを設定する。この割込みＣＰＵマス
クは第５図に示すようにあるＣＰＵ番号ｎ（ｎ＝ｏ〜７
）に対しこれに対応する位置のビットがオンであればＣ
ＰＵ ｎへの割込み許可を意味し、ビットｎがオフであ
ればＣＰＵｎへの割込み不許可を意味する。
／ ＜ ５ｔａｒｔ ８ｕｂｃｈａｎｎｅｌ ：８ＳＣ
Ｈ）命令は、第４図に示すように、操作要求ブロック（
□ｐｅｒａｔ １ｏｎ１（、ｅｑｕｅｓｔ Ｂｌｏｃｋ
： ０ＲＢ）ｅ主記憶装置上に設定して発行する。そ
こで本発明においても１割込みを許可するＣＰＵの指定
をＯＲＢ中に設定する。例えば現在未使用領域になって
いるＯＲＢの５６〜６３ビツトに最大８台のＣＰＵまで
割込みＣＰＵマスクを設定する。この割込みＣＰＵマス
クは第５図に示すようにあるＣＰＵ番号ｎ（ｎ＝ｏ〜７
）に対しこれに対応する位置のビットがオンであればＣ
ＰＵ ｎへの割込み許可を意味し、ビットｎがオフであ
ればＣＰＵｎへの割込み不許可を意味する。
つぎに第７図および第８図に従って本発明による入出力
起動の動作および割込動作について説明する。
起動の動作および割込動作について説明する。
上記８８ＣＨ命令にょ９割込みＣＰＵマスクを受は取っ
たＥＣ８は、まずこの割込みＣＰＵマスクｅＥｃ８のワ
ーク領域にコピーしておく（ステップ７０１）。そして
予め第６図に示すように割込みＣＰＵマスクと同形式の
実装ＣＰＵマスクをＥＣＳワーク憤域に設定しておき１
割込みＣＰＵマスクと実装ＣＰＵマスクの論理積（ＡＮ
Ｄ）’ｉｉ−とる（ステップ７０２，８０１）。この論
理積の結果は（物理的にＣＰＵが実装されていて）割込
みが許可されたＣＰＵを示している。そこでこの論理積
の結果のうちオンのビットに対応するＣＰＵで割込み可
能なものがあれば（７０３，８０４）それに割込む（７
０４，８０５）。また論理積の結果のうちオンのビット
に対応するＣＰＵが全て割込み禁止状態であれば割込み
保留状態にする（８０７）。論理積の結果、ビットが全
てオフにはならないことは入出力起動時に確認チェック
されている。これから分かる通り１割込みＣＰＵマスク
の設定の仕方により、入出力要求発行元ＣＰＵのみを割
込み許町にすることも、特定の１台のＣＰＵのみを割込
み許町にすることも、過当な複数のＣＰＵの範囲内で浮
動割込みを行なうことも。
たＥＣ８は、まずこの割込みＣＰＵマスクｅＥｃ８のワ
ーク領域にコピーしておく（ステップ７０１）。そして
予め第６図に示すように割込みＣＰＵマスクと同形式の
実装ＣＰＵマスクをＥＣＳワーク憤域に設定しておき１
割込みＣＰＵマスクと実装ＣＰＵマスクの論理積（ＡＮ
Ｄ）’ｉｉ−とる（ステップ７０２，８０１）。この論
理積の結果は（物理的にＣＰＵが実装されていて）割込
みが許可されたＣＰＵを示している。そこでこの論理積
の結果のうちオンのビットに対応するＣＰＵで割込み可
能なものがあれば（７０３，８０４）それに割込む（７
０４，８０５）。また論理積の結果のうちオンのビット
に対応するＣＰＵが全て割込み禁止状態であれば割込み
保留状態にする（８０７）。論理積の結果、ビットが全
てオフにはならないことは入出力起動時に確認チェック
されている。これから分かる通り１割込みＣＰＵマスク
の設定の仕方により、入出力要求発行元ＣＰＵのみを割
込み許町にすることも、特定の１台のＣＰＵのみを割込
み許町にすることも、過当な複数のＣＰＵの範囲内で浮
動割込みを行なうことも。
全て可能となる。この割込みＣＰＵマスクが８ビツトで
あることは全く便宜的であり、このビット数を増減させ
ることで指定できるＣＰＵの台数の最大数を変えること
ができる。
あることは全く便宜的であり、このビット数を増減させ
ることで指定できるＣＰＵの台数の最大数を変えること
ができる。
以上実ＣＰＵＱ数の場合について説明したが、同一シス
テム内にｖｉａの仮想計算機を有する仮想計算機システ
ムについてもまたマルチＣＰＵによる仮想計算機システ
ムについても本発明の思想によシ同様の入出力割込みシ
ステムを実現することが可能である。さらに各ＣＰＵが
仮想の場合と実の場合が混在しているマルチＣＰＵｆｆ
１仮想計算機についても同様に実施可能である。
テム内にｖｉａの仮想計算機を有する仮想計算機システ
ムについてもまたマルチＣＰＵによる仮想計算機システ
ムについても本発明の思想によシ同様の入出力割込みシ
ステムを実現することが可能である。さらに各ＣＰＵが
仮想の場合と実の場合が混在しているマルチＣＰＵｆｆ
１仮想計算機についても同様に実施可能である。
本発明により従来のＥＣ８では実現固点であっ ｌた次
のような処理が可能となる。
のような処理が可能となる。
（１）ＥＣ８以前にはエラー回復等において汎用の入出
力割込みハンドラを使用せずに発行した入出力の割込み
が返ってくるまでスピンして待つという処理がある。こ
れは独自に割込み処理を行いたい場合の最も簡単な実現
方法であるが。
力割込みハンドラを使用せずに発行した入出力の割込み
が返ってくるまでスピンして待つという処理がある。こ
れは独自に割込み処理を行いたい場合の最も簡単な実現
方法であるが。
入出力？起動したＣＰＵに対して必ず入出力割込みが返
って来ることが前提である。従ってＥＣ８のもとではこ
の処理を用いることはできない。本発明によシこれを可
能とする。
って来ることが前提である。従ってＥＣ８のもとではこ
の処理を用いることはできない。本発明によシこれを可
能とする。
（２） ひとつの計算機システムでｍ数のオペレーテ
ィングシステムを動作させ、あたかも複数台の計算機シ
ステムが存在する状ａｔ実現する仮想計算機システムに
おいて、もし物理的な計算機システムに複数台のＣＰＵ
が存在する場合には。
ィングシステムを動作させ、あたかも複数台の計算機シ
ステムが存在する状ａｔ実現する仮想計算機システムに
おいて、もし物理的な計算機システムに複数台のＣＰＵ
が存在する場合には。
これらの一部（１台または複数台）の上で特定のオペレ
ーティングシステムを動作させる専用化を可能とし、従
来の仮想計算機にない新しい使用形態を可能とする。
ーティングシステムを動作させる専用化を可能とし、従
来の仮想計算機にない新しい使用形態を可能とする。
第１図は本発明における入出力発行元のＣＰＵに割込む
ように指定し九場合を示すブロック図、第２図は別の特
定のＣＰＵに割込むように指定した場合を示すブロック
図、第３図は一部のＣＰＵ群を指定しその中で浮動割込
みを起こさせる場合を示すブロック図、第４図は本発明
における割込みＣＰＵマスクを操作要求ブロック中に設
定した例を示す説明図、第５図は本発明割込みＣＰＵマ
スクの説明図、第６図は実装ＣＰＵマスクの説明図、第
７図は本発明入出力起動命令の動作手順の概要を示すフ
ローチャート、第８図は本発明割込み動作手順の概要を
示すフローチャートである。 １０１．２０１，３０１・・・主記憶装置、１０２〜１
０５．２０２〜２０５，３０２〜３０５・・・複数ＣＰ
Ｕ、１０６，２０６，３０６・・・ＥＣ８゜４０１・・
・操作要求ブロック中に設定した割込みＣＰＵマスク、
５０１・・・割込みＣＰＵマスクの内容、６０２・・・
実装ＣＰＵマスクの内容。 ′ｆＪｒ 図 ■ Ｚ 図 Ｗ ３ 口 ３θＩ ４４図 γ ５Ｕ２］ Ｙ ６ 図 ′￥：Ｊ ７ 図 百 ３ 図
ように指定し九場合を示すブロック図、第２図は別の特
定のＣＰＵに割込むように指定した場合を示すブロック
図、第３図は一部のＣＰＵ群を指定しその中で浮動割込
みを起こさせる場合を示すブロック図、第４図は本発明
における割込みＣＰＵマスクを操作要求ブロック中に設
定した例を示す説明図、第５図は本発明割込みＣＰＵマ
スクの説明図、第６図は実装ＣＰＵマスクの説明図、第
７図は本発明入出力起動命令の動作手順の概要を示すフ
ローチャート、第８図は本発明割込み動作手順の概要を
示すフローチャートである。 １０１．２０１，３０１・・・主記憶装置、１０２〜１
０５．２０２〜２０５，３０２〜３０５・・・複数ＣＰ
Ｕ、１０６，２０６，３０６・・・ＥＣ８゜４０１・・
・操作要求ブロック中に設定した割込みＣＰＵマスク、
５０１・・・割込みＣＰＵマスクの内容、６０２・・・
実装ＣＰＵマスクの内容。 ′ｆＪｒ 図 ■ Ｚ 図 Ｗ ３ 口 ３θＩ ４４図 γ ５Ｕ２］ Ｙ ６ 図 ′￥：Ｊ ７ 図 百 ３ 図
Claims (1)
- 【特許請求の範囲】 １、複数のＣＰＵを有し、任意のＣＰＵにおいて入出力
割込みを受付けて処理を行う計算機システムにおいて、
入出力発行元のＣＰＵに入出力割込みを起生させること
を入出力発行時に指定するステップを有することを特徴
とする入出力割込み方法。 ２、入出力割込みを起生するＣＰＵを入出力発行時に指
定するステップを有することを特徴とする特許請求の範
囲第１項記載の入出力割込み方法。 ３、入出力割込みを起生させ得るＣＰＵ群を予め設定し
ておき入出力発行時に割込みＣＰＵを指定するステップ
と該指定により入出力割込みが上記ＣＰＵ群のいずれか
に起生することを特徴とする特許請求の範囲第１項記載
の入出力割込み方法。 ４、各ＣＰＵから仮想計算機である特許請求の範囲第１
項または第３項の入出力割込み方法。 ５、複数のＣＰＵを有し、任意のＣＰＵにおいて入出力
割込みを受付けて処理を行う計算機システムにおいて、
入出力発行元のＣＰＵに入出力割込みを起生させること
を入出力発行時に指定手段を有することを特徴とする入
出力割込みシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30840786A JPS63163656A (ja) | 1986-12-26 | 1986-12-26 | 入出力割込み方法およびシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30840786A JPS63163656A (ja) | 1986-12-26 | 1986-12-26 | 入出力割込み方法およびシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63163656A true JPS63163656A (ja) | 1988-07-07 |
Family
ID=17980688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30840786A Pending JPS63163656A (ja) | 1986-12-26 | 1986-12-26 | 入出力割込み方法およびシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63163656A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02122363A (ja) * | 1988-09-29 | 1990-05-10 | Internatl Business Mach Corp <Ibm> | 分散アプリケーション・プログラム実行方法 |
| JPH02127757A (ja) * | 1988-10-24 | 1990-05-16 | Internatl Business Mach Corp <Ibm> | 分散アプリケーション・プログラム実行方法及びシステム資源管理方法 |
| JPH0981402A (ja) * | 1995-09-13 | 1997-03-28 | Kofu Nippon Denki Kk | マルチプロセッサシステム |
| US8239600B2 (en) | 2008-10-02 | 2012-08-07 | Renesas Electronics Corporation | Data processing system with selectable interrupt control |
-
1986
- 1986-12-26 JP JP30840786A patent/JPS63163656A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02122363A (ja) * | 1988-09-29 | 1990-05-10 | Internatl Business Mach Corp <Ibm> | 分散アプリケーション・プログラム実行方法 |
| JPH02127757A (ja) * | 1988-10-24 | 1990-05-16 | Internatl Business Mach Corp <Ibm> | 分散アプリケーション・プログラム実行方法及びシステム資源管理方法 |
| JPH0981402A (ja) * | 1995-09-13 | 1997-03-28 | Kofu Nippon Denki Kk | マルチプロセッサシステム |
| US8239600B2 (en) | 2008-10-02 | 2012-08-07 | Renesas Electronics Corporation | Data processing system with selectable interrupt control |
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