JPS6316277A - 半導体バ−ンイン基板 - Google Patents
半導体バ−ンイン基板Info
- Publication number
- JPS6316277A JPS6316277A JP16123686A JP16123686A JPS6316277A JP S6316277 A JPS6316277 A JP S6316277A JP 16123686 A JP16123686 A JP 16123686A JP 16123686 A JP16123686 A JP 16123686A JP S6316277 A JPS6316277 A JP S6316277A
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- JP
- Japan
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- cavity
- board
- substrate
- main body
- vacuum suction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 10
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000000149 penetrating effect Effects 0.000 claims 1
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 241001674048 Phthiraptera Species 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
- G01R1/02—General constructional details
- G01R1/04—Housings; Supporting members; Arrangements of terminals
- G01R1/0408—Test fixtures or contact fields; Connectors or connecting adaptors; Test clips; Test sockets
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体、特にフラットパッケージ形集積回路
装置(以下、IOと略称するっ)の寿命試験〈用りる半
導体のバーンイン基[K関するものである。
装置(以下、IOと略称するっ)の寿命試験〈用りる半
導体のバーンイン基[K関するものである。
第3図は従来のICのバーンイン基板の一例を示す断面
図であり、(1)はバーンインの本体基板、(2)は基
板(1)上だ配線されたプリント配線、(3)は基板(
1)の表面と裏面とを電気的に結合す石スルーホール部
、(5)は基板(1)上だ設けられていbIC載置部、
(6)は本体基板(1)の裏蓋、(9)はIC1αOは
IC(9)のリード、αDはり−ドQOの接触子、四は
工O載量部(5)に載置された工0(9)を固定する上
蓋、α3ti上蓋(2)に取り付けられリードQOを接
触子aυに押える押え部、α4)は上蓋υを位置決めす
るため突起形のキーであり、α四セキーα4を入れるた
めの上蓋(至)に設けた案内孔である。
図であり、(1)はバーンインの本体基板、(2)は基
板(1)上だ配線されたプリント配線、(3)は基板(
1)の表面と裏面とを電気的に結合す石スルーホール部
、(5)は基板(1)上だ設けられていbIC載置部、
(6)は本体基板(1)の裏蓋、(9)はIC1αOは
IC(9)のリード、αDはり−ドQOの接触子、四は
工O載量部(5)に載置された工0(9)を固定する上
蓋、α3ti上蓋(2)に取り付けられリードQOを接
触子aυに押える押え部、α4)は上蓋υを位置決めす
るため突起形のキーであり、α四セキーα4を入れるた
めの上蓋(至)に設けた案内孔である。
従来のICのバーンイン基板は本体基板(1)上に設け
られたIC載置部(5)KIC(9)を順次載置し、本
体基板(1)の載置部(5)全部にIC(9)を載置後
、IC(9)のリードαOと本体基板(1)上の接触子
αυとが一定の強度を保って接触されるよう罠、本体基
板(1)上の突起形キー(14)と上蓋(2)の案内孔
Q9とを利用して上蓋(2)を位章決めしてリード押え
部(13により押えていたう 〔発明が解決しようとする問題点〕 従来のバーンイン基板は以上のような構成になっている
のでバーンイン基板にICを載置する時や上蓋を乗せる
時、少しの振動や微風が生じてもリードと接触子との部
分に位置ずれが生じ隣接する接触子間にリードがブリッ
ジして電気的に短絡したり、又オープンになっていたつ
また、接触子の構造が凸型になりてbる場合リード曲り
などが発生する問題点があった。
られたIC載置部(5)KIC(9)を順次載置し、本
体基板(1)の載置部(5)全部にIC(9)を載置後
、IC(9)のリードαOと本体基板(1)上の接触子
αυとが一定の強度を保って接触されるよう罠、本体基
板(1)上の突起形キー(14)と上蓋(2)の案内孔
Q9とを利用して上蓋(2)を位章決めしてリード押え
部(13により押えていたう 〔発明が解決しようとする問題点〕 従来のバーンイン基板は以上のような構成になっている
のでバーンイン基板にICを載置する時や上蓋を乗せる
時、少しの振動や微風が生じてもリードと接触子との部
分に位置ずれが生じ隣接する接触子間にリードがブリッ
ジして電気的に短絡したり、又オープンになっていたつ
また、接触子の構造が凸型になりてbる場合リード曲り
などが発生する問題点があった。
この発明は上記の問題点を解消するためになされたもの
で、振動や虱が生じてもIC載置後位置ずれが生じず安
定してIC載置、上蓋を設定できる半導体バーンイン基
板を得ることを目的としている。
で、振動や虱が生じてもIC載置後位置ずれが生じず安
定してIC載置、上蓋を設定できる半導体バーンイン基
板を得ることを目的としている。
この発明に係る半導体バーンイン基板は本体基板のIC
載置部に小さな通孔を設けそして裏蓋との間VcFi接
合面などが密閉化され上記率さな通孔を介してIC載置
部に連通する空洞を設け、バーンイン基板のいずれかに
この空洞の気圧を下げることができるように、真空吸引
口を設は真空吸引により空洞内部の気圧を下げながらI
Cを載置することができるようにしたものであるり 〔作用〕 この発明におけるバーンイン基板は、その内部に密閉化
構造した空洞を設はIC載置部と空洞間に小さな通孔を
、そして他のいずれかに真空吸引口を設は空洞内部を真
空吸引により気圧を下げるようにしたので、ICを載置
後リードと接触子にずれが発生しないようにIC載置作
笑や上蓋を設置することができるっ 〔発明の実施例〕 第1図はこの発明の一実施例の基本構成を示す断面図で
、前述の第3図の従来例と同一符号は同等部分を示し、
その説明は重複を避ける。第1図において、(4)はI
C(9)を真空吸着するために本体基板(1)のIC載
置部(5)の底部〈設けられた小さな通孔からなる吸着
孔、(7)は空洞(8)内の気圧を低下させるために裏
蓋(6)に設けられた真空吸引口である。
載置部に小さな通孔を設けそして裏蓋との間VcFi接
合面などが密閉化され上記率さな通孔を介してIC載置
部に連通する空洞を設け、バーンイン基板のいずれかに
この空洞の気圧を下げることができるように、真空吸引
口を設は真空吸引により空洞内部の気圧を下げながらI
Cを載置することができるようにしたものであるり 〔作用〕 この発明におけるバーンイン基板は、その内部に密閉化
構造した空洞を設はIC載置部と空洞間に小さな通孔を
、そして他のいずれかに真空吸引口を設は空洞内部を真
空吸引により気圧を下げるようにしたので、ICを載置
後リードと接触子にずれが発生しないようにIC載置作
笑や上蓋を設置することができるっ 〔発明の実施例〕 第1図はこの発明の一実施例の基本構成を示す断面図で
、前述の第3図の従来例と同一符号は同等部分を示し、
その説明は重複を避ける。第1図において、(4)はI
C(9)を真空吸着するために本体基板(1)のIC載
置部(5)の底部〈設けられた小さな通孔からなる吸着
孔、(7)は空洞(8)内の気圧を低下させるために裏
蓋(6)に設けられた真空吸引口である。
空洞(8)内を低気圧て保持するために、本体基板(1
)と裏蓋(6)との接触面は機密であることが必要であ
る◇更て、スルーホール(3)は半田などで密閉してお
くことも重要である。
)と裏蓋(6)との接触面は機密であることが必要であ
る◇更て、スルーホール(3)は半田などで密閉してお
くことも重要である。
さて、真空吸引口(7)から空洞(8)内部の真空引き
をして、気圧を降下させる。この時の空気の流れは、上
述の工0載置部(5)の底部に設けられた吸着孔(4)
から空洞(8)f通り、真空吸引口(7)の方へ流れる
っこの状態で、IC(9)をIC載置部(5)上に、そ
のリード叫と接触子(6)とが正しい位置関係にあるよ
うに置く。そのとき、工0 (9)のIC載置部(5)
に接する下面は吸着孔(4)tcよって吸着され固定さ
れろうすべてのIC載置部(5)にIC(9)を置き、
突起形のキーα4と案内孔αQとを用いて、上蓋(2)
全圧しい位置くかぶせること罠よって、上蓋(2)に設
けたリード押え部α口でリードαOと接触子Ql)とを
ずれることなく押え固定して、作業中の振動、風などの
影響を受けることなく作業を可能にする。
をして、気圧を降下させる。この時の空気の流れは、上
述の工0載置部(5)の底部に設けられた吸着孔(4)
から空洞(8)f通り、真空吸引口(7)の方へ流れる
っこの状態で、IC(9)をIC載置部(5)上に、そ
のリード叫と接触子(6)とが正しい位置関係にあるよ
うに置く。そのとき、工0 (9)のIC載置部(5)
に接する下面は吸着孔(4)tcよって吸着され固定さ
れろうすべてのIC載置部(5)にIC(9)を置き、
突起形のキーα4と案内孔αQとを用いて、上蓋(2)
全圧しい位置くかぶせること罠よって、上蓋(2)に設
けたリード押え部α口でリードαOと接触子Ql)とを
ずれることなく押え固定して、作業中の振動、風などの
影響を受けることなく作業を可能にする。
第2図はこの実施例の全体構成を示す斜視図であるっ
なお、上記実施例はIC載置部は基板化されたもので説
明したがIC用ソケットを装着して同様の機能を構成し
てもよいっまた、実施例では真空吸引口を裏蓋に設けた
が、本体基板に設けることも可能である。
明したがIC用ソケットを装着して同様の機能を構成し
てもよいっまた、実施例では真空吸引口を裏蓋に設けた
が、本体基板に設けることも可能である。
以上のように、この発明はバーンイン基板に空洞を設は
各IC載置部に上記空洞に通じる吸着孔をもうけ、真空
吸引口から空洞内部を真空化したので、IC載置部に置
いたICが吸着固定され、他のICを載置する時に生ず
る振動などにより位置ずれを生じることなく、安定して
保集が可能となる。
各IC載置部に上記空洞に通じる吸着孔をもうけ、真空
吸引口から空洞内部を真空化したので、IC載置部に置
いたICが吸着固定され、他のICを載置する時に生ず
る振動などにより位置ずれを生じることなく、安定して
保集が可能となる。
また、以上述べた方式にするとバーンイン基板へのIC
挿入作業のオートメイション化が容易となる0
挿入作業のオートメイション化が容易となる0
第1図はこの発明の一実施例の基本構改全示す断面図、
第2図はこの東施例の全体構成を示す斜視図、第3図は
従来の半導体バーンイン基板の基本構成を示す断面図で
あるっ 図において、(1)は本体基板、(4)は吸着孔、(5
)はIC載置部、(6)は裏蓋、(7)は真空吸引口、
(8)は空洞、(9)はIC%Uは上蓋であろう なお、図中同一符号は同一または相当部分を示す0
第2図はこの東施例の全体構成を示す斜視図、第3図は
従来の半導体バーンイン基板の基本構成を示す断面図で
あるっ 図において、(1)は本体基板、(4)は吸着孔、(5
)はIC載置部、(6)は裏蓋、(7)は真空吸引口、
(8)は空洞、(9)はIC%Uは上蓋であろう なお、図中同一符号は同一または相当部分を示す0
Claims (1)
- (1)フラットパッケージ形の半導体集積回路装置(以
下ICと略称する。)を載置するIC載置部を上面に有
する本体基板と、この本体基板の下面との間に気密な空
洞を形成する裏蓋と、上記本体基板の上から上記IC載
置部に載置された上記ICを押え固定する上蓋とを有す
る半導体バーンイン基板において、 上記IC載置部に上記本体基板を貫通して下面の上記空
洞に連通する吸着孔と、 上記本体基板または上記裏蓋に設けられ上記空洞内を真
空吸引する真空吸引口とを備え、 上記真空吸引口から上記空洞内を真空吸引しつつ上記I
Cの載置および上記上蓋の装着を行なうようにしたこと
を特徴とする半導体バーンイン基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16123686A JPS6316277A (ja) | 1986-07-09 | 1986-07-09 | 半導体バ−ンイン基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16123686A JPS6316277A (ja) | 1986-07-09 | 1986-07-09 | 半導体バ−ンイン基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6316277A true JPS6316277A (ja) | 1988-01-23 |
Family
ID=15731224
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16123686A Pending JPS6316277A (ja) | 1986-07-09 | 1986-07-09 | 半導体バ−ンイン基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6316277A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0266474A (ja) * | 1988-09-01 | 1990-03-06 | Tokyo Electron Ltd | 半導体素子の検査方法 |
EP0715175A3 (en) * | 1994-12-02 | 1996-11-06 | Ford Motor Co | Method and apparatus for testing an integrated circuit |
US7095242B2 (en) * | 2000-02-23 | 2006-08-22 | Micron Technology, Inc. | In-tray burn-in board, device and test assembly for testing integrated circuit devices in situ on processing trays |
FR2987695A1 (fr) * | 2012-07-03 | 2013-09-06 | Commissariat Energie Atomique | Dispositif et procede de support individuel de composants |
US9455174B2 (en) | 2012-07-03 | 2016-09-27 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Device and method for individual support of components |
-
1986
- 1986-07-09 JP JP16123686A patent/JPS6316277A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0266474A (ja) * | 1988-09-01 | 1990-03-06 | Tokyo Electron Ltd | 半導体素子の検査方法 |
EP0715175A3 (en) * | 1994-12-02 | 1996-11-06 | Ford Motor Co | Method and apparatus for testing an integrated circuit |
US7095242B2 (en) * | 2000-02-23 | 2006-08-22 | Micron Technology, Inc. | In-tray burn-in board, device and test assembly for testing integrated circuit devices in situ on processing trays |
US7365558B2 (en) | 2000-02-23 | 2008-04-29 | Micron Technology, Inc. | In-tray burn-in board, device and test assembly for testing integrated circuit devices in situ on processing trays |
FR2987695A1 (fr) * | 2012-07-03 | 2013-09-06 | Commissariat Energie Atomique | Dispositif et procede de support individuel de composants |
US9455174B2 (en) | 2012-07-03 | 2016-09-27 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Device and method for individual support of components |
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