JPS63155765A - Semiconductor device - Google Patents
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- JPS63155765A JPS63155765A JP30161786A JP30161786A JPS63155765A JP S63155765 A JPS63155765 A JP S63155765A JP 30161786 A JP30161786 A JP 30161786A JP 30161786 A JP30161786 A JP 30161786A JP S63155765 A JPS63155765 A JP S63155765A
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- Electrodes Of Semiconductors (AREA)
Abstract
Description
【発明の詳細な説明】
〔概 要〕
半導体装置であって、低濃度型ドレイン構造のMISト
ランジスタを有し、このトランジスタのゲート電極の側
壁を第V族または第■族の元素を含む絶縁材料で形成す
ることにより、ゲート電極と拡散層との間の良好なダイ
レクトコンタクトを可能にする。[Detailed Description of the Invention] [Summary] A semiconductor device having an MIS transistor with a lightly doped drain structure, the sidewalls of the gate electrode of this transistor being made of an insulating material containing a Group V or Group II element. By forming the gate electrode, good direct contact between the gate electrode and the diffusion layer can be achieved.
本発明は、半導体装置に関し、特に低濃度型ドレイン構
造(以下、LDD構造と称する)のMo5 (金属酸化
物半導体)トランジスタ、より広(はMIS(金属絶縁
物半導体)トランジスタ、を有する半導体装置に関する
。The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a Mo5 (metal oxide semiconductor) transistor with a low concentration drain structure (hereinafter referred to as an LDD structure) and a wider (MIS (metal insulator semiconductor) transistor). .
SRAM (スタティック形ランダムアクセスメモリ)
等のメモリ装置においては、高集積化を図る観点から、
例えばメモリセル、アレイからのワード線(Mo3 )
ランジスクのゲート電極に相当)をワードデコーダに接
続する部分において該ゲート電極を基板内の拡散層に直
接接触(ダイレクトコンタクト)させる技術が用いられ
ている。第3図には通常のMoSトランジスタにおいて
ゲート電極と拡散層をダイレクトコンタクトさせた時の
状態が断面的に示される。同図において31は半導体基
板、32はゲート電極、33はゲート電極直下に形成さ
れたN゛形拡散層、34はドレインまたはソース領域を
構成するN゛形拡散層、35はデー1−酸化膜、36は
コンタクト窓を示す。同図に示されるように、ゲート電
極32とN゛形拡散層34はゲート電極直下のN゛形抵
拡散層33介してダイレクトコンタクトされている。SRAM (static random access memory)
In memory devices such as
For example, memory cells, word lines from the array (Mo3)
A technique is used in which the gate electrode (corresponding to the gate electrode of the Randisk) is connected to the word decoder, in which the gate electrode is brought into direct contact with the diffusion layer in the substrate. FIG. 3 shows a cross-sectional view of a normal MoS transistor in which the gate electrode and the diffusion layer are in direct contact. In the figure, 31 is a semiconductor substrate, 32 is a gate electrode, 33 is an N-type diffusion layer formed directly under the gate electrode, 34 is an N-type diffusion layer forming a drain or source region, and 35 is a D1-oxide film. , 36 indicate a contact window. As shown in the figure, the gate electrode 32 and the N-type diffusion layer 34 are in direct contact through the N-type resistive diffusion layer 33 directly below the gate electrode.
しかしながら、最近ではより一層の高集積化を図る観点
からゲート電極を微細化する技術が用いられている。こ
の場合、ゲート電極の幅、すなわちゲート長はおよそ2
μ程度までならトランジスタとしての性能に影響を及ぼ
さないが、2μ程度以下に微細化されると、特にドレイ
ン端における電界強度が相対的に増大することに起因し
て、耐圧が低下するという不都合が生じる。However, recently, techniques have been used to miniaturize gate electrodes in order to achieve even higher integration. In this case, the width of the gate electrode, that is, the gate length, is approximately 2
It does not affect the performance of the transistor if it is down to about 2 μm, but when it is miniaturized to about 2 μm or less, the electric field strength increases relatively, especially at the drain end, which causes the disadvantage that the breakdown voltage decreases. arise.
これに対処するために考えられたのがLDI)構造のト
ランジスタであり、その−例は第4図に示される。同図
において31〜36は第3図に示される構成要素と同じ
ものを示し、37はSiO□(シリコン酸化)膜で形成
された側壁、38は側壁直下に形成された低濃度のN−
形波散層を示す。LDD構造のトランジスタにおいては
、このトレイン端(ソース端でもある)において不純物
濃度を低くし、それによって電界強度を低減することに
より耐圧低下を防止するようにしている。In order to cope with this problem, an LDI (LDI) structure transistor was devised, an example of which is shown in FIG. In the same figure, 31 to 36 indicate the same components as shown in FIG.
Shows a shaped wave scattering layer. In a transistor with an LDD structure, the impurity concentration is lowered at the train end (also the source end), thereby reducing the electric field strength and thereby preventing a drop in breakdown voltage.
しかしながら、第4図に示されるようにLDD構造によ
れば、ゲート電極32とN゛形拡散層34との間には低
濃度(N→の拡散IW38が介在しているので、ダイレ
クトコンタクトを確実にとることが困難になるという問
題が生じる。However, as shown in FIG. 4, according to the LDD structure, since a low concentration (N→ diffusion IW 38) is interposed between the gate electrode 32 and the N-type diffusion layer 34, direct contact is ensured. The problem arises that it is difficult to take
本発明は、上述した従来技術における問題点に鑑み創作
されたもので、ケート電極と拡散層との間のダイレクト
コンタクトを確実なものとし、それによって高集積化に
寄与することができる半導体装置を提供することを目的
としている。The present invention was created in view of the problems in the prior art described above, and provides a semiconductor device that ensures direct contact between a gate electrode and a diffusion layer, thereby contributing to high integration. is intended to provide.
〔問題点を解決するための手段、および作用〕本発明に
よる半導体装置は、LDD構造のMOS l−ランジ
スタを有し、39MO3)ランジスタのゲート電極の側
壁が第V族または第■族の元素を含む絶縁材料により形
成されてなることを特徴とする。[Means and effects for solving the problem] A semiconductor device according to the present invention has a MOS l-transistor with an LDD structure, and the side wall of the gate electrode of the transistor contains an element of group V or group It is characterized by being formed of an insulating material containing.
例えばMOSトランジスタとしてNチャネル形を例にと
ると、側壁として第V族の元素、例えばI)(リン)を
含む絶縁材料を用いた場合、該リンが側壁直下の領域に
混入され、これによって該領域の不純物濃度が増大する
ので、ゲート電極と拡散層との間には確実なダイレクト
コンタクト状態が形成される。For example, taking an N-channel type MOS transistor as an example, if an insulating material containing a Group V element, such as I) (phosphorus) is used as the sidewall, the phosphorus will be mixed into the region directly under the sidewall, and this will cause the Since the impurity concentration in the region increases, reliable direct contact is formed between the gate electrode and the diffusion layer.
第1図(a) 、 (b) 、 (c)には本発明の一
実施例としての半導体装置の構造が示される。図中、1
1はP形の半導体基板、12はポリシリコンからなるゲ
ート電極、13はゲート電極直下に形成されたN+形拡
散層、14はドレイン領域またはソース領域を構成する
N+形拡散層、15ばSiO□からなるゲート酸化膜、
16はコンタクト窓、17はPSG(リンケイ酸ガラス
)で形成された側壁、18は側壁17からのリン原子の
混入により高濃度化されたN゛形領領域19は5iO7
からなる素子間分離用のフィールド領域、をそれぞれ示
す。FIGS. 1(a), 1(b), and 1(c) show the structure of a semiconductor device as an embodiment of the present invention. In the figure, 1
1 is a P-type semiconductor substrate, 12 is a gate electrode made of polysilicon, 13 is an N+ type diffusion layer formed directly under the gate electrode, 14 is an N+ type diffusion layer constituting a drain region or a source region, and 15 is SiO□ A gate oxide film consisting of
16 is a contact window, 17 is a side wall formed of PSG (phosphosilicate glass), and 18 is an N-shaped region 19 which is highly concentrated due to the mixing of phosphorus atoms from the side wall 17 and is made of 5iO7.
A field region for isolation between elements consisting of is shown.
第1図装置によれば、側壁17としてリンを含むPSG
が用いられているので、側壁として形成された場合、ド
ナーとして作用し得るリン原子が側壁直下の領域内に混
入され、それによってドナー濃度が増大する。従って、
同図に示されるようにゲート電極12とN+形拡散F’
14は、ゲート電極直下のN゛形拡散層13および高濃
度化されたN”影領域18を介して確実にダイレクトコ
ンタクトされ得る。According to the apparatus of FIG. 1, PSG containing phosphorus as the side wall 17
is used, so that when formed as a sidewall, phosphorus atoms that can act as donors are mixed into the region directly under the sidewall, thereby increasing the donor concentration. Therefore,
As shown in the figure, the gate electrode 12 and the N+ type diffusion F'
14 can be reliably brought into direct contact via the N'' type diffusion layer 13 and the heavily doped N'' shadow region 18 directly under the gate electrode.
第2図(a)〜(g)には第1図装置の製造工程が示さ
れる。第2図の各工程における断面図は、第1図(a)
のA−A線に沿った断面図を示す。2(a) to 2(g) show the manufacturing process of the device shown in FIG. 1. The cross-sectional views at each step in Fig. 2 are shown in Fig. 1(a).
A sectional view taken along line A-A of FIG.
まず工程(a)では活性領域内の基板11上にゲート絶
縁膜としてのSiO□膜15全15させる。First, in step (a), a total of 15 SiO□ films 15 are formed as a gate insulating film on the substrate 11 in the active region.
工程(b)ではレジストを用いて所定の領域、すなわち
ゲート電極と拡散層とをダイレクトコンタクトさせたい
領域、に対応するSiO□膜15全15チングにより削
り取る。次の工程(C)ではポリシリコンのゲート電極
12を形成する。これによって、ゲート電極直下に高濃
度(N゛)の拡散層13が形成される。In step (b), a resist is used to remove all 15 portions of the SiO□ film 15 corresponding to predetermined regions, that is, regions where direct contact between the gate electrode and the diffusion layer is desired. In the next step (C), a polysilicon gate electrode 12 is formed. As a result, a high concentration (N) diffusion layer 13 is formed directly under the gate electrode.
工程(cf)でばl−D D構造を形成するために低温
度(N−)の拡散層20をゲート電極直下のN゛形拡散
層13の両側に形成する。工程(e)では側壁17が形
成される。この側壁17ば、工程(d、)における構造
体に対し全面にPSGをデポジションした後で、例えば
CFイ(四フフ化炭素)ガスを用いた異方性のRIE(
反応性イオンエツチング)法により形成される。工程(
f)でばこの側壁17の端部を利用してN−膨拡散層2
0の外側にN゛形拡散層14、すなわちドレイン領域ま
たはソース領域を構成する拡散層を形成する。In step (cf), low temperature (N-) diffusion layers 20 are formed on both sides of the N'' type diffusion layer 13 directly under the gate electrode to form a l-D structure. In step (e), side walls 17 are formed. After depositing PSG on the entire surface of the structure in step (d), the side wall 17 is deposited by anisotropic RIE using, for example, CF (carbon tetrafluoride) gas.
It is formed by the reactive ion etching method. Process (
f) Using the edge of the side wall 17 of the tobacco, the N-swelling diffusion layer 2 is formed.
An N-type diffusion layer 14, that is, a diffusion layer constituting a drain region or a source region, is formed outside the region 0.
最後の工程(g)では実質的には何の処理も施されない
が、側壁17の材料としてPSG 、ずなわちドナーと
して作用し得るリン原子を含む絶縁物が用いられている
ので、工程(f)における処理が済んだ後、熱処理をす
ると、側壁17内のリン原子がN−膨拡散層20の中に
混入し、それによって該拡散層内のドナー濃度が増大す
る。その結果、N−膨拡散層20は高温度(N゛)の領
域18に変化する。これによって、ゲート電極12はN
+形拡散層13とN+形領域I8を介して、N+形拡散
層14と確実にダイレクトコンタクトされる。In the final step (g), virtually no treatment is performed, but since PSG is used as the material for the side wall 17, that is, an insulator containing phosphorus atoms that can act as donors, the step (f) After the treatment in ), a heat treatment causes phosphorus atoms in the sidewall 17 to mix into the N-swelling diffusion layer 20, thereby increasing the donor concentration in the diffusion layer. As a result, the N-swelling diffusion layer 20 changes to a region 18 of high temperature (N'). As a result, the gate electrode 12 becomes N
Direct contact is reliably made with the N+ type diffusion layer 14 via the + type diffusion layer 13 and the N+ type region I8.
なお、本実施例ではNチャネル形を用いたが、例えばP
チャネル形を用いた場合でも側壁を第■族の元素を含む
絶縁材料で形成することにより、同様の効果は期待され
る。Note that although an N-channel type was used in this embodiment, for example, a P-channel type was used.
Even when a channel type structure is used, a similar effect can be expected by forming the sidewalls with an insulating material containing a group Ⅰ element.
以上説明したように本発明によれば、ゲート電極と拡散
層との間のダイレクトコンタクトを確実にとることがで
き、これによって高集積化を図ることができる。As explained above, according to the present invention, direct contact between the gate electrode and the diffusion layer can be established reliably, and thereby high integration can be achieved.
第1図(a) 、 (b) 、 (c)は本発明の一実
施例としての半導体装置の構造を示す図、
第2図(a)〜(g)は第1図装置の製造工程図、
第3図は通常のMOS )ランジスタにおけるダイレ
クトコンタクトを説明するための断面図、(l)
第4図はLDD構造のMOS トランジスタにおける
ダイレクトコンタクトを説明するだめの断面図、である
。
(符号の説明)
11・・・半導体基板、 12・・・ゲート電極、1
3.1−4・・・N+形拡散層、15・・・5in2膜
、16・・・コンタクト窓、17・・・側壁(PSG)
、18・・・N゛形領領域 19・・・フィールド領
域。FIGS. 1(a), (b), and (c) are diagrams showing the structure of a semiconductor device as an embodiment of the present invention, and FIGS. 2(a) to (g) are manufacturing process diagrams of the device shown in FIG. , FIG. 3 is a cross-sectional view for explaining direct contact in a normal MOS transistor, and FIG. 4 is a cross-sectional view for explaining direct contact in an LDD structure MOS transistor. (Explanation of symbols) 11... Semiconductor substrate, 12... Gate electrode, 1
3.1-4...N+ type diffusion layer, 15...5in2 film, 16... Contact window, 17... Side wall (PSG)
, 18...N-shaped area 19... Field area.
Claims (1)
、 該MISトランジスタのゲート電極(12)の側壁(1
7)が第V族または第III族の元素を含む絶縁材料によ
り形成されてなる、半導体装置。 2、前記絶縁材料がリンケイ酸ガラスである、特許請求
の範囲第1項記載の半導体装置。[Claims] 1. It has a MIS transistor with a low concentration type drain structure, and the side wall (1) of the gate electrode (12) of the MIS transistor
7) A semiconductor device in which the semiconductor device is formed of an insulating material containing a Group V or Group III element. 2. The semiconductor device according to claim 1, wherein the insulating material is phosphosilicate glass.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30161786A JPS63155765A (en) | 1986-12-19 | 1986-12-19 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30161786A JPS63155765A (en) | 1986-12-19 | 1986-12-19 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63155765A true JPS63155765A (en) | 1988-06-28 |
Family
ID=17899099
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30161786A Pending JPS63155765A (en) | 1986-12-19 | 1986-12-19 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63155765A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007055351A (en) * | 2005-08-23 | 2007-03-08 | Universal Kiki Kk | Railroad vehicle with derailment restoring device |
-
1986
- 1986-12-19 JP JP30161786A patent/JPS63155765A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007055351A (en) * | 2005-08-23 | 2007-03-08 | Universal Kiki Kk | Railroad vehicle with derailment restoring device |
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