JPH05343419A - Semiconductor device - Google Patents
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- JPH05343419A JPH05343419A JP4149512A JP14951292A JPH05343419A JP H05343419 A JPH05343419 A JP H05343419A JP 4149512 A JP4149512 A JP 4149512A JP 14951292 A JP14951292 A JP 14951292A JP H05343419 A JPH05343419 A JP H05343419A
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Landscapes
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置、とりわけＭ
ＯＳ型またはＭＩＳ型半導体装置に関する。BACKGROUND OF THE INVENTION The present invention relates to a semiconductor device, especially M
The present invention relates to an OS type or MIS type semiconductor device.
【０００２】[0002]
【従来の技術】近年半導体装置、とりわけ半導体記憶装
置はますます微細化、高集積化されてきている。そのた
め個々のＭＯＳ型（ＭＩＳ型）トランジスタの間隔やコ
ンタクトホールの寸法までもサブミクロン領域まで微細
化してきている。前記のように微細化されたスタティッ
クＲＡＭ（以下ＳＲＡＭ）のメモリーセルの例が次の文
献に掲載されている。（日経マイクロデバイス、１９９
１年６月号、Ｐ４７図７の（Ｃ））ここで図３はＳＲＡ
Ｍのメモリーセルの一部を示す平面図、図２は前記図３
のＡーＢ間の断面図を示す。2. Description of the Related Art In recent years, semiconductor devices, especially semiconductor memory devices, have become finer and more highly integrated. For this reason, the spacing between individual MOS (MIS) transistors and the dimensions of contact holes have been reduced to submicron regions. An example of a memory cell of the static RAM (hereinafter referred to as SRAM) miniaturized as described above is published in the following document. (Nikkei Micro Device, 199
June 1st issue, p47 (C) of Figure 7) Figure 3 shows SRA
FIG. 2 is a plan view showing a part of the M memory cell, and FIG.
A sectional view between A and B is shown.
【０００３】図２に於て、第１導電型の不純物を含む半
導体基板２０１上に熱酸化法により第１絶縁膜層２０２
を形成する。前記第１絶縁膜層２０２上にＣＶＤ法によ
り形成したポリシリコン膜を堆積させ、前記ポリシリコ
ン膜をフォトレジストを用いパターニングし、ドライエ
ッチする事によりポリシリコン配線層２０３を形成す
る。フォトレジストを硫酸剥離により除去し前記ポリシ
リコン配線層２０３をマスクにし、イオン打ち込み法に
より第２導電型不純物を注入し熱拡散させることにより
第１拡散層２０４を形成する。次にＣＶＤ法を用い前記
第１導電型の不純物を含む半導体基板１上全面に絶縁膜
層を形成し、異方性エッチング法によりエッチングする
事によりサイドウォール２０５を形成する。次にイオン
打ち込み法により前記第１拡散層２０４より高濃度の第
２導電型の不純物を注入し熱拡散させることで第２拡散
層２０６を形成する。以下の工程は図３において図示す
るが、ＣＶＤ法を用い前記第１導電型の不純物を含む半
導体基板１上全面に第２絶縁膜層を形成し、次に前記第
２拡散層２０６と前記第２絶縁膜層上に形成される配線
層とのコンタクトを取るためにフォトレジストを用いパ
ターニングし、ドライエッチする事により前記第２絶縁
膜層に開孔部２０７を形成する。そして最後にスパッタ
リング法を用いアルミニュウムを堆積させフォトレジス
トを用いパターニングしドライエッチすることでアルミ
ニュウム配線層２０８を形成する。In FIG. 2, a first insulating film layer 202 is formed on a semiconductor substrate 201 containing impurities of a first conductivity type by a thermal oxidation method.
To form. A polysilicon film formed by a CVD method is deposited on the first insulating film layer 202, the polysilicon film is patterned using a photoresist, and dry etching is performed to form a polysilicon wiring layer 203. The photoresist is removed by peeling with sulfuric acid, and the polysilicon wiring layer 203 is used as a mask to implant a second conductivity type impurity by an ion implantation method and thermally diffuse it to form a first diffusion layer 204. Next, an insulating film layer is formed on the entire surface of the semiconductor substrate 1 containing the impurities of the first conductivity type by the CVD method, and the sidewall 205 is formed by etching by the anisotropic etching method. Next, the second diffusion layer 206 is formed by injecting a second conductive type impurity having a higher concentration than the first diffusion layer 204 by the ion implantation method and thermally diffusing it. Although the following steps are illustrated in FIG. 3, a second insulating film layer is formed on the entire surface of the semiconductor substrate 1 containing the impurities of the first conductivity type by using a CVD method, and then the second diffusion layer 206 and the second diffusion layer 206 are formed. A hole is formed in the second insulating film layer by patterning using a photoresist to make contact with the wiring layer formed on the second insulating film layer and performing dry etching. Finally, aluminum is deposited by a sputtering method, patterned using a photoresist, and dry-etched to form an aluminum wiring layer 208.
【０００４】[0004]
【発明が解決しようとする課題】そこで、前記のような
構造をもつ半導体記憶装置の記憶セル部に於いて素子を
微細化しようとして図３の如く隣接した前記ポリシリコ
ン配線層２０３の距離を短くした場合、前記隣接した前
記ポリシリコン配線層２０３間に形成される前記第２拡
散層２０６の幅が狭くなるために抵抗が高くなる。Therefore, in order to miniaturize the elements in the memory cell portion of the semiconductor memory device having the above structure, the distance between the adjacent polysilicon wiring layers 203 is shortened as shown in FIG. In this case, the width of the second diffusion layer 206 formed between the adjacent polysilicon wiring layers 203 is narrowed, so that the resistance is increased.
【０００５】またコンタクトホール２０７の開孔部も、
前記ポリシリコン配線層２０３の距離を短くしたために
前記ポリシリコン配線層２０３間に開孔する事ができな
くなり、第２拡散層２０６を前記ポリシリコン配線層２
０３の外まで引き出さなくてはならないために、前記開
孔部２０７までの距離が長くなり、さらに前記第２拡散
層２０６の抵抗は高くなる。The opening of the contact hole 207 is also
Since the distance between the polysilicon wiring layers 203 is shortened, holes cannot be formed between the polysilicon wiring layers 203, and the second diffusion layer 206 is formed in the polysilicon wiring layers 2
03, the distance to the opening 207 becomes long, and the resistance of the second diffusion layer 206 becomes high.
【０００６】上記のように、記憶セル部のトランジスタ
に高い抵抗が負荷されてしまうために前記トランジスタ
の動作速度が低下しまい、またトランジスタの能力が低
下するために記憶セル部の動作が不安定になる。As described above, a high resistance is loaded on the transistor of the memory cell portion, and thus the operating speed of the transistor is lowered, and the ability of the transistor is lowered, so that the operation of the memory cell portion becomes unstable. Become.
【０００７】[0007]
【課題を解決するための手段】本発明の半導体装置は
第１導電型の不純物を含む半導体基板上に形成された第
１絶縁膜、前記第１絶縁膜上に形成された第１導電膜か
らなる配線層、前記配線層側面に絶縁膜で形成された側
壁、前記半導体基板中の前記配線層端と前記側壁下に形
成される第２導電型不純物を含む第１拡散層と、前記側
壁端に隣接して形成される、前記第１拡散層より高い濃
度の第２導電型不純物の第２拡散層を有する半導体装置
に於て、前記配線層によりＭＯＳ型トランジスタのゲー
ト電極が少なくとも２本以上平行に形成されており、か
つ前記平行に形成された２つのＭＯＳトランジスタのソ
ース領域が共通であるとき、前記２本以上平行に形成さ
れたＭＯＳ型トランジスタのソース領域上に形成される
前記側壁の幅が、ドレイン領域上に形成される前記側壁
の幅より狭いことを特徴とする。The semiconductor device of the present invention is
A first insulating film formed on a semiconductor substrate containing impurities of the first conductivity type, a wiring layer made of a first conductive film formed on the first insulating film, and an insulating film formed on a side surface of the wiring layer. A sidewall, a first diffusion layer containing a second conductivity type impurity formed under the sidewall and an end of the wiring layer in the semiconductor substrate, and higher than the first diffusion layer formed adjacent to the sidewall end; In a semiconductor device having a second diffusion layer of second conductivity type impurity having a high concentration, at least two gate electrodes of a MOS transistor are formed in parallel by the wiring layer, and the gate electrodes of the MOS transistor are formed in parallel. When the source regions of two MOS transistors are common, the width of the side wall formed on the source regions of the two or more MOS type transistors formed in parallel is larger than the width of the side wall formed on the drain region. Be narrow And it features.
【０００８】[0008]
【実施例】本発明は、図１（ｅ）に示すように、２本以
上平行に形成されたＭＯＳ型トランジスタのソース領域
上に形成される側壁の幅が、ドレイン領域上に形成され
る前記側壁の幅より狭いことを特徴とするが、前記のよ
うな構造を持つ半導体記憶装置の記憶セル部に於いて
は、前記ＭＯＳ型トランジスタのソース領域の前記第２
拡散層１０８の幅が広くなり拡散層の抵抗が減少し、微
細化されたＭＯＳトランジスタの特性を変化させること
なく、前記トランジスタの動作速度を低下させず、また
記憶セル部の動作が不安定になることもなくなるという
効果がある。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS According to the present invention, as shown in FIG. 1 (e), the width of the side wall formed on the source region of two or more MOS type transistors formed in parallel is formed on the drain region. Although it is characterized in that it is narrower than the width of the side wall, in the memory cell portion of the semiconductor memory device having the above structure, the second region of the source region of the MOS type transistor is used.
The width of the diffusion layer 108 becomes wider, the resistance of the diffusion layer decreases, the characteristics of the miniaturized MOS transistor are not changed, the operating speed of the transistor is not lowered, and the operation of the memory cell portion becomes unstable. There is an effect that it will not happen.
【０００９】次に本発明の実施例の１つを、製造工程ご
との素子断面図を用い詳しく説明していく。Next, one embodiment of the present invention will be described in detail with reference to cross-sectional views of elements in each manufacturing process.
【００１０】図１（ｅ）は本発明を適用して形成したＭ
ＯＳ型トランジスタの最終工程断面図である。なお図中
の記号について、１０１はＰ型シリコン基板、１０２は
第１シリコン酸化膜層、１０３はポリシリコンゲート電
極、１０４は第１Ｎ型拡散層、１０５は第１サイドウォ
ール、１０６はフォトレジスト、１０７は第２サイドウ
ォール、１０８は第２Ｎ型拡散層である。FIG. 1 (e) shows an M formed by applying the present invention.
It is a final process sectional view of an OS type transistor. In the figure, 101 is a P-type silicon substrate, 102 is a first silicon oxide film layer, 103 is a polysilicon gate electrode, 104 is a first N-type diffusion layer, 105 is a first sidewall, 106 is a photoresist, 107 is a second sidewall, and 108 is a second N-type diffusion layer.
【００１１】まず、比抵抗１０〜１００ΩのＰ型半導体
基板１０１上に酸化雰囲気中で１０００℃、２０分の条
件で２０ｎｍ程度の第１シリコン酸化膜層１０２を形成
し、次にＣＶＤ法を用いポリシリコンを３００ｎｍ程度
堆積させ、フォトレジストを塗布し投影露光法を用い前
記フォトレジストをパターニングした後に、Ｃ2Ｃｌ2Ｆ
4、ＣＨＦ3等の弗素系のエッチングガスを用いドライエ
ッチングする事によりゲート電極１０３を形成し、硫酸
剥離することにより前記マスクに用いたフォトレジスト
を除去する。この状態が図１（ａ）である。次に、図１
（ｂ）に示すように前記ゲート電極１０３をマスクにし
例えばリンなどのＮ型不純物を１×１０12〜１×１０14
のドーズ量、４０ｋｅＶ〜２００ｋｅＶの加速エネルギ
ーでイオン注入することにより、まずＭＯＳ型トランジ
スタのソース、ドレイン領域に第１Ｎ型拡散層１０４を
形成し、その後ＣＶＤ法により２００ｎｍ〜４００ｎｍ
程度のシリコン酸化膜を堆積させ、ＣＨＦ3＋Ｃ2Ｆ6等
の弗素系のエッチングガスを用い異方性エッチングする
事により第１サイドウォール１０５を形成する。本実施
例では前記第１サイドウォール１０５の形成にシリコン
酸化膜を用いたが、シリコン窒化膜を用い、ＳＦ6等の
弗素系のエッチングガスを用い異方性エッチングするこ
とで前記サイドウォールを形成してもよい。次に、図１
（ｃ）に示すように、フォトレジスト１０６を塗布し投
影露光法を用い前記フォトレジスト１０６をＭＯＳトラ
ンジスタのドレイン領域のみ残すようにパターニングす
る。そして図１（ｄ）に示すように、再度ＣＨＦ3＋Ｃ2
Ｆ6等の弗素系のエッチングガスを用い、前記フォトレ
ジストをマスクにし、ソース領域上に形成された前記第
１サイドウォールのみ異方性エッチングする事により第
２サイドウォール１０７を形成する。次に、図１（ｅ）
に示すように、硫酸剥離することにより前記マスクに用
いたフォトレジストを除去し、イオン注入法により例え
ば砒素などのＮ型不純物を１×１０14〜１×１０16のド
ーズ量、７０ｋｅＶ〜１５０ｋｅＶの加速エネルギーで
イオン注入することで第２Ｎ型不純物層１０８を形成す
る。First, a first silicon oxide film layer 102 of about 20 nm is formed on a P-type semiconductor substrate 101 having a specific resistance of 10 to 100 Ω in an oxidizing atmosphere at 1000 ° C. for 20 minutes, and then a CVD method is used. After depositing polysilicon to a thickness of about 300 nm, applying a photoresist and patterning the photoresist using a projection exposure method, C 2 Cl 2 F
4 , the gate electrode 103 is formed by dry etching using a fluorine-based etching gas such as CHF 3 , and the photoresist used for the mask is removed by peeling with sulfuric acid. This state is shown in FIG. Next, FIG.
As shown in (b), using the gate electrode 103 as a mask, N-type impurities such as phosphorus are added in an amount of 1 × 10 12 to 1 × 10 14.
By implanting ions at an acceleration energy of 40 keV to 200 keV to form the first N type diffusion layer 104 in the source and drain regions of the MOS transistor, and then 200 nm to 400 nm by the CVD method.
A first side wall 105 is formed by depositing a silicon oxide film to a degree and performing anisotropic etching using a fluorine-based etching gas such as CHF 3 + C 2 F 6 . In this embodiment, the silicon oxide film is used to form the first sidewall 105, but the sidewall is formed by anisotropic etching using a silicon nitride film and a fluorine-based etching gas such as SF 6. You may. Next, FIG.
As shown in (c), a photoresist 106 is applied and patterned by a projection exposure method so as to leave only the drain region of the MOS transistor. Then, as shown in FIG. 1D, CHF 3 + C 2
The second side wall 107 is formed by anisotropically etching only the first side wall formed on the source region using a fluorine-based etching gas such as F 6 with the photoresist as a mask. Next, FIG. 1 (e)
As shown in FIG. 3, the photoresist used for the mask is removed by stripping with sulfuric acid, and an N-type impurity such as arsenic is dosed by ion implantation with a dose of 1 × 10 14 to 1 × 10 16 and a dose of 70 keV to 150 keV. The second N-type impurity layer 108 is formed by implanting ions with acceleration energy.
【００１２】その後、ＣＶＤ法を用い２００〜４００ｎ
ｍ程度の第２シリコン酸化層膜を堆積させる。次にフォ
トレジストを塗布し投影露光法を用い前記フォトレジス
トをパターニングした後に、ＣＨＦ3−Ｃ2Ｆ6等の弗素
系エッチングガスを用いコンタクトホールを開孔する。
その後、スパッタリング法を用い１０００ｎｍ程度のア
ルミニュウムを堆積させ、ＢＣｌ3−Ｃ2Ｆ6等のエッチ
ングガスを用いドライエッチングする事により、アルミ
ニュウム配線層を形成する。Thereafter, the CVD method is used to obtain 200 to 400n.
A second silicon oxide layer film of about m is deposited. Next, a photoresist is applied and the photoresist is patterned by a projection exposure method, and then a contact hole is opened using a fluorine-based etching gas such as CHF 3 —C 2 F 6 .
After that, aluminum of about 1000 nm is deposited by the sputtering method, and dry etching is performed using an etching gas such as BCl 3 —C 2 F 6 to form an aluminum wiring layer.
【００１３】本発明では、第１Ｎ型拡散層にリン、第２
Ｎ型拡散層に砒素を用いたが、第１拡散層、第２拡散層
ともＮ型不純物として砒素、リン、アンチモンを用いて
も良いし、これらの不純物を組み合わせてもよい。ま
た、本発明ではＰ型半導体基板を用いたＮチャンネルＭ
ＯＳトランジスタについて記載しているが、もちろんＮ
型半導体基板を用いたＰチャンネルＭＯＳトランジスタ
でもよい。またトランジスタ構造については、サイドウ
ォールを用いたＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）型のＭＯＳトランジスタについて記載して
いるが、斜めイオン注入法によるゲートオーバーラップ
ＬＤＤ型の様な構造のトランジスタにおいても広く適用
できる。In the present invention, the first N-type diffusion layer contains phosphorus and the second
Although arsenic is used for the N-type diffusion layer, arsenic, phosphorus, or antimony may be used as the N-type impurities for both the first diffusion layer and the second diffusion layer, or these impurities may be combined. Further, in the present invention, an N channel M using a P type semiconductor substrate is used.
The OS transistor is described, but of course N
A P-channel MOS transistor using a semiconductor substrate may be used. Regarding the transistor structure, an LDD (Lightly Doped) using a sidewall is used.
Although a Drain) type MOS transistor is described, it can be widely applied to a transistor having a structure such as a gate overlap LDD type by the oblique ion implantation method.
【００１４】[0014]
【発明の効果】上記のように本発明のような、サイドウ
ォールを用いたＬＤＤ型ＭＯＳトランジスタのソース領
域上のサイドウォール幅を、ドレイン領域上のサイドウ
ォール幅より狭くすることで、微細化されたＭＯＳ型
（ＭＩＳ型）トランジスタのソース領域の抵抗を減少さ
せる事ができるため、微細化されたＭＯＳ型トランジス
タの特性を変化させることなく、前記トランジスタの動
作速度を低下させず、また記憶セル部の動作が不安定に
なることもなくなるという効果がある。As described above, the LDD type MOS transistor using the sidewall as in the present invention is miniaturized by making the sidewall width on the source region narrower than the sidewall width on the drain region. Since the resistance of the source region of the MOS type (MIS type) transistor can be reduced, the characteristics of the miniaturized MOS type transistor are not changed, the operating speed of the transistor is not lowered, and the memory cell unit is There is an effect that the operation of does not become unstable.
【図１】 本発明の実施例を示す縦断断面図。FIG. 1 is a vertical sectional view showing an embodiment of the present invention.
【図２】 従来の半導体装置であるＳＲＡＭのメモリセ
ルの一部示す断面図。FIG. 2 is a cross-sectional view showing a part of a memory cell of SRAM which is a conventional semiconductor device.
【図３】 従来の半導体装置であるＳＲＡＭのメモリセ
ルの一部示す平面図。FIG. 3 is a plan view showing a part of a memory cell of SRAM which is a conventional semiconductor device.
１０１ ・・・Ｐ型半導体基板 １０２ ・・・第１シリコン酸化膜層 １０３ ・・・ポリシリコンゲート電極 １０４ ・・・第１Ｎ型拡散層 １０５、２０５・・・第１サイドウォール １０６ ・・・フォトレジスト １０７ ・・・第２サイドウォール １０８ ・・・第２Ｎ型拡散層 ２０１ ・・・第１導電型の不純物を含む半導体
基板 ２０２ ・・・第１絶縁膜層 ２０３ ・・・ポリシリコン配線層 ２０４ ・・・第１拡散層 ２０６ ・・・第２拡散層 ２０７ ・・・開孔部 ２０８ ・・・アルミニュウム配線層101 ・ ・ ・ P type semiconductor substrate 102 ・ ・ ・ First silicon oxide film layer 103 ・ ・ ・ Polysilicon gate electrode 104 ・ ・ ・ First N type diffusion layer 105, 205 ・ ・ ・ First sidewall 106 ・ ・ ・ Photo Resist 107 Second sidewall 108 Second N type diffusion layer 201 Semiconductor substrate containing impurities of the first conductivity type 202 First insulating film layer 203 Polysilicon wiring layer 204・ ・ ・ First diffusion layer 206 ・ ・ ・ Second diffusion layer 207 ・ ・ ・ Aperture 208 ・ ・ ・ Aluminum wiring layer
Claims (1)
に形成された第１絶縁膜、前記第１絶縁膜上に形成され
た第１導電膜からなる配線層、前記配線層側面に絶縁膜
で形成された側壁、前記半導体基板中の前記配線層端と
前記側壁下に形成される第２導電型不純物を含む第１拡
散層と、前記側壁端に隣接して形成される、前記第１拡
散層より高い濃度の第２導電型不純物の第２拡散層を有
する半導体装置に於て、前記配線層によりＭＯＳ型トラ
ンジスタのゲート電極が少なくとも２本以上平行に形成
されており、かつ前記平行に形成された２つのＭＯＳト
ランジスタのソース領域が共通であるとき、前記２本以
上平行に形成されたＭＯＳ型トランジスタのソース領域
上に形成される前記側壁の幅が、ドレイン領域上に形成
される前記側壁の幅より狭いことを特徴とする半導体装
置。1. A first insulating film formed on a semiconductor substrate containing impurities of a first conductivity type, a wiring layer made of a first conductive film formed on the first insulating film, and an insulation on a side surface of the wiring layer. A side wall formed of a film, an end of the wiring layer in the semiconductor substrate and a first diffusion layer containing a second conductivity type impurity formed under the side wall, and the first side diffusion layer formed adjacent to the side wall end. In a semiconductor device having a second diffusion layer of a second conductivity type impurity having a concentration higher than that of one diffusion layer, at least two or more gate electrodes of a MOS transistor are formed in parallel by the wiring layer, and When the source regions of the two MOS transistors formed in the same are common, the width of the side wall formed on the source regions of the two or more MOS transistors formed in parallel is formed on the drain region. Width of the sidewall A semiconductor device characterized by being narrower.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4149512A JPH05343419A (en) | 1992-06-09 | 1992-06-09 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4149512A JPH05343419A (en) | 1992-06-09 | 1992-06-09 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343419A true JPH05343419A (en) | 1993-12-24 |
Family
ID=15476767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4149512A Pending JPH05343419A (en) | 1992-06-09 | 1992-06-09 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05343419A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6064089A (en) * | 1996-08-09 | 2000-05-16 | Nec Corporation | Semiconductor device |
| WO2007088574A1 (en) * | 2006-01-31 | 2007-08-09 | Fujitsu Limited | Semiconductor device and semiconductor device manufacturing method |
| KR101054703B1 (en) * | 2005-10-07 | 2011-08-08 | 인터내셔널 비지네스 머신즈 코포레이션 | Structure and method for forming asymmetric overlap capacitance in field effect transistor |
-
1992
- 1992-06-09 JP JP4149512A patent/JPH05343419A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6064089A (en) * | 1996-08-09 | 2000-05-16 | Nec Corporation | Semiconductor device |
| KR101054703B1 (en) * | 2005-10-07 | 2011-08-08 | 인터내셔널 비지네스 머신즈 코포레이션 | Structure and method for forming asymmetric overlap capacitance in field effect transistor |
| WO2007088574A1 (en) * | 2006-01-31 | 2007-08-09 | Fujitsu Limited | Semiconductor device and semiconductor device manufacturing method |
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