JPS63155044A - レジストパタ−ン形成方法 - Google Patents
レジストパタ−ン形成方法Info
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- JPS63155044A JPS63155044A JP30161086A JP30161086A JPS63155044A JP S63155044 A JPS63155044 A JP S63155044A JP 30161086 A JP30161086 A JP 30161086A JP 30161086 A JP30161086 A JP 30161086A JP S63155044 A JPS63155044 A JP S63155044A
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- JP
- Japan
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- layer
- diketone
- resist
- polybeta
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- Pending
Links
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Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/004—Photosensitive materials
- G03F7/09—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
- G03F7/094—Multilayer resist systems, e.g. planarising layers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ポリβ−ジケトンの導電膜を平坦化層に用いることによ
りチャージアンプを防止したレジストパターン形成方法
を提供する。
りチャージアンプを防止したレジストパターン形成方法
を提供する。
本発明はパターン形成方法に係り、特にレジスト層の下
に導電性膜を有する多層レジスト層を用いたレジストパ
ターン形成方法に関する。
に導電性膜を有する多層レジスト層を用いたレジストパ
ターン形成方法に関する。
プロセスの最終段階で生じる基板の段差がリソグラフィ
工程の大きな障害となっている、特にＡｌ配線のように
反射率の高い材料では段差の側面による露光光の散乱等
があり問題であった。そこで基板の段差を解消すべく、
その段差を覆う平坦化層を有した２層レジスト、３層レ
ジスト等の多層レジスト法が知られている。
工程の大きな障害となっている、特にＡｌ配線のように
反射率の高い材料では段差の側面による露光光の散乱等
があり問題であった。そこで基板の段差を解消すべく、
その段差を覆う平坦化層を有した２層レジスト、３層レ
ジスト等の多層レジスト法が知られている。
電子ビームリソグラフィではレジストチャージアンプに
よる位置合せマーク検出精度の低下、パターン描画精度
の低下等のいわゆる位置ずれがしばしば問題となってい
る。上記多層レジスト法において平坦化層として例えば
ノポラフク樹脂を用いた場合でもチャージアップによる
影響が減少せず位置ずれの問題が解消されなかった。
よる位置合せマーク検出精度の低下、パターン描画精度
の低下等のいわゆる位置ずれがしばしば問題となってい
る。上記多層レジスト法において平坦化層として例えば
ノポラフク樹脂を用いた場合でもチャージアップによる
影響が減少せず位置ずれの問題が解消されなかった。
本発明は電子ビームリソグラフィ技術においてチャージ
アップを防止しパターンの位置ずれを防止したレジスト
パターンの形成方法を提供することを目的とする。
アップを防止しパターンの位置ずれを防止したレジスト
パターンの形成方法を提供することを目的とする。
上記問題点は本発明によれば半導体基板上に平坦化層と
してポリβ−ジケトン層を形成し、次にレジスト層を形
成し、次にパターニングを行なうことを特徴とするレジ
ストパターン形成方法によって解決される。
してポリβ−ジケトン層を形成し、次にレジスト層を形
成し、次にパターニングを行なうことを特徴とするレジ
ストパターン形成方法によって解決される。
本発明によればポリβ−ジケトンが導体性を有するので
ポリβ−ジケトン層上のレジストに滞留したチャージが
ポリβ−ジケトンを介して半導体基板へ流れるのでチャ
ージアンプが防止される。
ポリβ−ジケトン層上のレジストに滞留したチャージが
ポリβ−ジケトンを介して半導体基板へ流れるのでチャ
ージアンプが防止される。
以下本発明の実施例及び比較例を説明する。ポリβ−ジ
ケトン（クロロヘンゼン中ＢＦ：＋０（ＣＪｓ） ｚで
重合することにより作成、Ｍａｋｒｏｓ＋ｏ１．Ｃｈｅ
ｍ、３９，２４３（１９６０）、Ｍａｋｒｏｍｏｌ、Ｃ
ｈｅｍ、４３．１４９（１９６１））をピリジンの存在
の下でジクロロジメチルシランでシリル化した。ポリβ
−ジケトンとジクロロジメチルシランでのシリル化の反
応式を（１）で示す。
ケトン（クロロヘンゼン中ＢＦ：＋０（ＣＪｓ） ｚで
重合することにより作成、Ｍａｋｒｏｓ＋ｏ１．Ｃｈｅ
ｍ、３９，２４３（１９６０）、Ｍａｋｒｏｍｏｌ、Ｃ
ｈｅｍ、４３．１４９（１９６１））をピリジンの存在
の下でジクロロジメチルシランでシリル化した。ポリβ
−ジケトンとジクロロジメチルシランでのシリル化の反
応式を（１）で示す。
ポリβ−ジケトンが３０％シリル化されたと考えられる
が、このシリル化は導電率１０３倍上げることができた
。このようにして得られたシリル化ポリβ−ジケトンを
２μの厚さにＡＩ！／Ｓｉ基板上に塗布し、次に２００
℃の温度で２０分間ベータを施した。その後シリル化ポ
リβ−ジケトン上にＰＭＭＡ（ポリメチルメタクリレー
ト）を０．５μｍの厚さに塗布し、１７０℃の温度で２
０分間ベークを施した。加速電圧２０ｋＶで５０μｃ
／ ｃｔｉで電子線（Ｅ、Ｂ、）露光し、塗りつぶしパ
ターンとその近傍にラインａｍｄスペースをパターニン
グした。
が、このシリル化は導電率１０３倍上げることができた
。このようにして得られたシリル化ポリβ−ジケトンを
２μの厚さにＡＩ！／Ｓｉ基板上に塗布し、次に２００
℃の温度で２０分間ベータを施した。その後シリル化ポ
リβ−ジケトン上にＰＭＭＡ（ポリメチルメタクリレー
ト）を０．５μｍの厚さに塗布し、１７０℃の温度で２
０分間ベークを施した。加速電圧２０ｋＶで５０μｃ
／ ｃｔｉで電子線（Ｅ、Ｂ、）露光し、塗りつぶしパ
ターンとその近傍にラインａｍｄスペースをパターニン
グした。
比較例
実施例と同じＡ１／Ｓｔ基板上に平坦化層として０ＦＰ
Ｒ−８００（東京応化工業社製）を２μｍの厚さに塗布
し１８０℃の温度で２０分間ベータを行なった後、ＰＭ
ＭＡを０．５μｍの厚さに塗布し、１７０℃の温度で２
０分間ベータを施した。パターニングは上記実施例と同
条件で行なった。
Ｒ−８００（東京応化工業社製）を２μｍの厚さに塗布
し１８０℃の温度で２０分間ベータを行なった後、ＰＭ
ＭＡを０．５μｍの厚さに塗布し、１７０℃の温度で２
０分間ベータを施した。パターニングは上記実施例と同
条件で行なった。
上記パターニングによるレジスト位置ずれは比較例のＰ
ＨＭＡ１０ＦＰＲ系よりも本実施例のＰ？ＩＭＡ ／ポ
リβ−ジケトン系の方が０．４μｍさがった。
ＨＭＡ１０ＦＰＲ系よりも本実施例のＰ？ＩＭＡ ／ポ
リβ−ジケトン系の方が０．４μｍさがった。
以上説明したように本発明によれば導体性のポリβ−ジ
ケトンを介してチャージが流れるのでチャージアップを
防止することが可能となる。
ケトンを介してチャージが流れるのでチャージアップを
防止することが可能となる。
Claims (1)
- 半導体基板上に平坦化層としてポリβ−ジケトン層を形
成し、次にレジスト層を形成し、次にパターニングを行
なうことを特徴とするレジストパターン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30161086A JPS63155044A (ja) | 1986-12-19 | 1986-12-19 | レジストパタ−ン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30161086A JPS63155044A (ja) | 1986-12-19 | 1986-12-19 | レジストパタ−ン形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63155044A true JPS63155044A (ja) | 1988-06-28 |
Family
ID=17899014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30161086A Pending JPS63155044A (ja) | 1986-12-19 | 1986-12-19 | レジストパタ−ン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63155044A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210356A (ja) * | 1988-06-29 | 1990-01-16 | Matsushita Electric Ind Co Ltd | 微細パターン形成方法 |
| WO1993004406A1 (en) * | 1991-08-13 | 1993-03-04 | Toray Industries, Inc. | Double-layer resist and method of and device for making said resist |
| US7026237B2 (en) | 1999-08-26 | 2006-04-11 | Brewer Science Inc. | Fill material for dual damascene processes |
| US7998318B2 (en) | 1999-08-26 | 2011-08-16 | Brewer Science Inc. | Crosslinkable fill compositions for uniformly protecting via and contact holes |
-
1986
- 1986-12-19 JP JP30161086A patent/JPS63155044A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210356A (ja) * | 1988-06-29 | 1990-01-16 | Matsushita Electric Ind Co Ltd | 微細パターン形成方法 |
| WO1993004406A1 (en) * | 1991-08-13 | 1993-03-04 | Toray Industries, Inc. | Double-layer resist and method of and device for making said resist |
| US7026237B2 (en) | 1999-08-26 | 2006-04-11 | Brewer Science Inc. | Fill material for dual damascene processes |
| US7998318B2 (en) | 1999-08-26 | 2011-08-16 | Brewer Science Inc. | Crosslinkable fill compositions for uniformly protecting via and contact holes |
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