JPS63152174A - パワ−ｍｏｓｆｅｔ - Google Patents
パワ−ｍｏｓｆｅｔInfo
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- JPS63152174A JPS63152174A JP61302087A JP30208786A JPS63152174A JP S63152174 A JPS63152174 A JP S63152174A JP 61302087 A JP61302087 A JP 61302087A JP 30208786 A JP30208786 A JP 30208786A JP S63152174 A JPS63152174 A JP S63152174A
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- well
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- basic cell
- impurity diffusion
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Links
- 238000009792 diffusion process Methods 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000012535 impurity Substances 0.000 claims description 20
- 238000000605 extraction Methods 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 2
- 239000002184 metal Substances 0.000 abstract description 9
- 239000002344 surface layer Substances 0.000 abstract 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000002093 peripheral effect Effects 0.000 abstract 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はパワーＭＯ８ＦＥＴの構造に関するものである
。
。
（従来技術）
第４図に従来のパワーＭＯ３ＦＥＴの基本セルの平面図
を示す。第５図は第４図のＡ−Ａ線位置での断面図であ
る。但し、第４図では金属配線層の図示は省略されてい
る。
を示す。第５図は第４図のＡ−Ａ線位置での断面図であ
る。但し、第４図では金属配線層の図示は省略されてい
る。
Ｎ型単結晶シリコン基板２の表面に、Ｐ型ウェル４が形
成されている。ウェル４では中央部での不純物濃度が高
くなっている。
成されている。ウェル４では中央部での不純物濃度が高
くなっている。
ウェル４の表面にソース領域となるＮ型不純物拡散領域
６が形成され、不純物拡散領域６内でウェル４のＰ壁領
域を基板表面に露出させる窓４ａ。
６が形成され、不純物拡散領域６内でウェル４のＰ壁領
域を基板表面に露出させる窓４ａ。
４ａが形成されている。
基板表面上で、Ｎ型不純物拡散領域６の外側領域にはゲ
ート酸化膜８を介して多結晶シリコン層によるゲート電
極１０が形成されている。ウェル領域４及びゲート電極
１０の上からは絶縁膜１２が形成され、絶縁膜１２には
ウェルの窓４ａ、４ａとその間のＮ型不純物拡散領域６
を含むコンタクト孔１４があけられ、絶縁層１２上から
形成される金属配線層１６がコンタクト孔１４内でＮ型
不純物拡散領域６とウェルの窓４ａ、４ａに接続し合金
化している。
ート酸化膜８を介して多結晶シリコン層によるゲート電
極１０が形成されている。ウェル領域４及びゲート電極
１０の上からは絶縁膜１２が形成され、絶縁膜１２には
ウェルの窓４ａ、４ａとその間のＮ型不純物拡散領域６
を含むコンタクト孔１４があけられ、絶縁層１２上から
形成される金属配線層１６がコンタクト孔１４内でＮ型
不純物拡散領域６とウェルの窓４ａ、４ａに接続し合金
化している。
このパワーＭＯ８ＦＥＴでは基板２がドレイントなり、
ゲート電極１０にゲート電圧を印加することによってソ
ースであるＮ型不純物拡散領域６と基板２の間のウェル
４にチャネルが形成され、電流が流れる。
ゲート電極１０にゲート電圧を印加することによってソ
ースであるＮ型不純物拡散領域６と基板２の間のウェル
４にチャネルが形成され、電流が流れる。
第４図及び第５図に示される従来のパワーＭ○５ＦＥＴ
では、その基本セル内に必ずウェル電極を取り出すため
のウェルの窓４ａ、４ａを必要とし、基本セル面積が大
きくなる。したがって、単位面積あたりのチャネル領域
が少なくなり、オン抵抗が高くなる問題がある。
では、その基本セル内に必ずウェル電極を取り出すため
のウェルの窓４ａ、４ａを必要とし、基本セル面積が大
きくなる。したがって、単位面積あたりのチャネル領域
が少なくなり、オン抵抗が高くなる問題がある。
（目的）
本発明は、製造工程を変更しないで、パワーＭＯ３ＦＥ
Ｔの基本セル面積を小さくし、それによって同一チップ
サイズでチャネル領域を従来よりも多くとることができ
るようにしてオン抵抗を低下させることを目的とするも
のである。
Ｔの基本セル面積を小さくし、それによって同一チップ
サイズでチャネル領域を従来よりも多くとることができ
るようにしてオン抵抗を低下させることを目的とするも
のである。
（構成）
本発明のパワーＭＯ３ＦＥＴでは、１個のウェル内にウ
ェルにコンタクトをもたない基本セルを２個以上形成し
、そのウェル内でそれらの基本セルの領域外にそれらの
基本セルをこのウェルに共通に接続させるウェル電極取
出し部を形成する。
ェルにコンタクトをもたない基本セルを２個以上形成し
、そのウェル内でそれらの基本セルの領域外にそれらの
基本セルをこのウェルに共通に接続させるウェル電極取
出し部を形成する。
以下、実施例について具体的に説明する。
第１図は一実施例を示す平面図、第２図は第１図におけ
るＢ−Ｂ線位置での断面図、第３図は第１図におけるＣ
−Ｃ線位置での断面図である。ただし、第１図では金属
配線層の図示は省略されている。
るＢ−Ｂ線位置での断面図、第３図は第１図におけるＣ
−Ｃ線位置での断面図である。ただし、第１図では金属
配線層の図示は省略されている。
なお、実施例ではＮチャネル型のパワーＭＯＳＦＥＴに
ついて説明するが、Ｐチャネル型のパワーＭＯＳＦＥＴ
についても導電型が逆になるだけであり、構造としては
同じである。
ついて説明するが、Ｐチャネル型のパワーＭＯＳＦＥＴ
についても導電型が逆になるだけであり、構造としては
同じである。
２０ａ〜２０ｄはそれぞれ基本セルであり、同じ構成を
しており、同一のＰ型ウェル２４内に形成されている。
しており、同一のＰ型ウェル２４内に形成されている。
第２図に基本セルの断面構造を示す６Ｎ型単結晶シリコ
ン基板２の表面は、中央部の不純物濃度が高くなったＰ
型ウェル２４が形成されている。
ン基板２の表面は、中央部の不純物濃度が高くなったＰ
型ウェル２４が形成されている。
ウェル２４の表面の中央にはソースとなるＮ型不純物拡
散領域２６が形成されている。基板２の表面上には、ウ
ェル２４を挟んでＮ型不純物拡散領域２６とドレインと
しての基板２の間のウェル２４上に、チャネルを形成す
るためにＮ型不純物拡散領域２６の外側にゲート酸化膜
８を介して多結晶シリコン層によるゲート電極１０が形
成されている。
散領域２６が形成されている。基板２の表面上には、ウ
ェル２４を挟んでＮ型不純物拡散領域２６とドレインと
しての基板２の間のウェル２４上に、チャネルを形成す
るためにＮ型不純物拡散領域２６の外側にゲート酸化膜
８を介して多結晶シリコン層によるゲート電極１０が形
成されている。
Ｎ型不純物拡散領域２６上にはゲート電極１０を被う絶
縁膜１２によってコンタクト孔１４が設けられ、このコ
ンタクト孔１４を介して金属配線層１６がＮ型不純物拡
散領域２６と接続し合金化されている。
縁膜１２によってコンタクト孔１４が設けられ、このコ
ンタクト孔１４を介して金属配線層１６がＮ型不純物拡
散領域２６と接続し合金化されている。
この本実施例の基本セルを従来の第４図及び第５図で示
された基本セルと比較すると１本実施例の基本セルでは
ウェル２４からの電極取出し部分が設けられていない点
で相違する。
された基本セルと比較すると１本実施例の基本セルでは
ウェル２４からの電極取出し部分が設けられていない点
で相違する。
第１図で記号２０ｇで示されるセルは、基本セル２０ａ
〜２０ｄが形成されているウェル２４内に形成されたウ
ェル電極取出し部をもつ基本セルである。
〜２０ｄが形成されているウェル２４内に形成されたウ
ェル電極取出し部をもつ基本セルである。
第３図にこの基本セル２０ｅの断面構造を示す。
基板２の表面に形成されたＰ型ウェル２４の表面中央部
にはソースとなるＮ型不純物拡散領域２６ａが形成され
ている。このＮ型不純物拡散領域２６ａの領域内には、
ウェル２４のＰ壁領域を基板表面に露出させるための窓
２４ａが設けられており、絶縁膜１２に設けられるコン
タクト孔１４ａはＮ型不純物拡散領域２６の一部とウェ
ルの窓２４ａをともに含む大きさに形成されている。
にはソースとなるＮ型不純物拡散領域２６ａが形成され
ている。このＮ型不純物拡散領域２６ａの領域内には、
ウェル２４のＰ壁領域を基板表面に露出させるための窓
２４ａが設けられており、絶縁膜１２に設けられるコン
タクト孔１４ａはＮ型不純物拡散領域２６の一部とウェ
ルの窓２４ａをともに含む大きさに形成されている。
８はゲート酸化膜、１０は多結晶シリコン層によるゲー
ト電極、１６は金属配線層である。金属配線層１６はコ
ンタクト孔１４ａにおいてＮ型不純物拡散領域２６ａと
ウェル領域２４ａに直接接続し、合金化されている。
ト電極、１６は金属配線層である。金属配線層１６はコ
ンタクト孔１４ａにおいてＮ型不純物拡散領域２６ａと
ウェル領域２４ａに直接接続し、合金化されている。
基本セル２０ａ〜２０ｄの金属配線Ｍ１６と基本セル２
０ｅの金属配線層１６を接続することによって、ウェル
電極取出し部をもたない基本セル２０ａ〜２０ｄも共通
にウェル２４に接続されることになる。
０ｅの金属配線層１６を接続することによって、ウェル
電極取出し部をもたない基本セル２０ａ〜２０ｄも共通
にウェル２４に接続されることになる。
本実施例と第４図で示された従来のパワーＭＯＳＦＥＴ
とで単位面積当りのチャネル幅を比較する。チャネル幅
はウェル領域２４，４の外周の長さに対応する。
とで単位面積当りのチャネル幅を比較する。チャネル幅
はウェル領域２４，４の外周の長さに対応する。
（チャネル幅）／（セル面積）は本実施例では２０６／
（４４ｘ４４）＝０．１０６４であるのに対して、従
来のものでは ８６／ （３５Ｘ２７）＝０．０９１０である。このよ
うに本実施例では、従来のパワーＭＯＳＦＥＴに比べて
単位面積当りのチャネル幅を約１７％長くすることがで
き、その分だけオン抵抗を低くすることができる。
（４４ｘ４４）＝０．１０６４であるのに対して、従
来のものでは ８６／ （３５Ｘ２７）＝０．０９１０である。このよ
うに本実施例では、従来のパワーＭＯＳＦＥＴに比べて
単位面積当りのチャネル幅を約１７％長くすることがで
き、その分だけオン抵抗を低くすることができる。
本発明はパワーＭＯ３ＦＥＴ単体として適用することが
でき、また、パワーＭＯ３ＦＥＴを含む半導体集積回路
装置としても適用することができる。
でき、また、パワーＭＯ３ＦＥＴを含む半導体集積回路
装置としても適用することができる。
（効果）
本発明のパワーＭＯ３ＦＥＴでは１個のウェル内にウェ
ルにコンタクトをもたない基本セルを２個以上形成し、
同じウェル内でそれらの基本セルの領域外にそれらの基
本セルをこのウェルに共通に接続させるウェル電極取出
し部を形成したので、単位面積当りのチャネル領域が従
来のものよりも広くなり、チャネル抵抗が低下し、オン
抵抗を下げることができる。
ルにコンタクトをもたない基本セルを２個以上形成し、
同じウェル内でそれらの基本セルの領域外にそれらの基
本セルをこのウェルに共通に接続させるウェル電極取出
し部を形成したので、単位面積当りのチャネル領域が従
来のものよりも広くなり、チャネル抵抗が低下し、オン
抵抗を下げることができる。
第１図は一実施例を示す平面図、第２図は第１図におけ
るＢ−Ｂ線位置での断面図、第３図は第１図におけるＣ
−Ｃ線位置での断面図、第４図は従来のパワーＭＯ３Ｆ
ＥＴの基本セルを示す平面図、第５図は第４図における
Ａ−Ａ線位置での断面図である。 ２・・・・・・Ｎ型単結晶シリコン基板。 ２０ａ〜２０ｄ・・・・・・ウェル電極取出し部をもた
ない基本セル、 ２０ｅ・・・・・・ウェル電極取出し部をもつ基本セル
、 ２４・・・・・・Ｐ型ウェル。 ２４ａ・・・・・・ウェル電極用窓、 ２６．２６ａ・・・・・Ｎ型不純物拡散領域。
るＢ−Ｂ線位置での断面図、第３図は第１図におけるＣ
−Ｃ線位置での断面図、第４図は従来のパワーＭＯ３Ｆ
ＥＴの基本セルを示す平面図、第５図は第４図における
Ａ−Ａ線位置での断面図である。 ２・・・・・・Ｎ型単結晶シリコン基板。 ２０ａ〜２０ｄ・・・・・・ウェル電極取出し部をもた
ない基本セル、 ２０ｅ・・・・・・ウェル電極取出し部をもつ基本セル
、 ２４・・・・・・Ｐ型ウェル。 ２４ａ・・・・・・ウェル電極用窓、 ２６．２６ａ・・・・・Ｎ型不純物拡散領域。
Claims (1)
- （１）第１導電型半導体基板の一主面に第２導電型のウ
ェルが形成され、このウェルの表面に第１導電型不純物
拡散領域が形成され、この第１導電型不純物拡散領域と
前記基板との間のウェル表面上にゲート絶縁膜を介して
ゲート電極が形成された基本セルをもつパワーＭＯＳＦ
ＥＴにおいて、１個のウェル内にこのウェルにコンタク
トをもたない基本セルが２個以上形成され、このウェル
内で前記基本セルの領域外に前記基本セルの第１導電型
不純物拡散領域をこのウェルに共通に接続させるウェル
電極取出し部が形成されていることを特徴とするパワー
ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61302087A JPS63152174A (ja) | 1986-12-16 | 1986-12-16 | パワ−ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61302087A JPS63152174A (ja) | 1986-12-16 | 1986-12-16 | パワ−ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63152174A true JPS63152174A (ja) | 1988-06-24 |
Family
ID=17904766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61302087A Pending JPS63152174A (ja) | 1986-12-16 | 1986-12-16 | パワ−ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63152174A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0717449A3 (ja) * | 1994-11-21 | 1996-07-03 | Fuji Electric Co Ltd | |
| US5723890A (en) * | 1994-01-07 | 1998-03-03 | Fuji Electric Co., Ltd. | MOS type semiconductor device |
| US6703664B1 (en) * | 1997-06-26 | 2004-03-09 | Zetex Plc | Power FET device |
-
1986
- 1986-12-16 JP JP61302087A patent/JPS63152174A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5723890A (en) * | 1994-01-07 | 1998-03-03 | Fuji Electric Co., Ltd. | MOS type semiconductor device |
| EP0717449A3 (ja) * | 1994-11-21 | 1996-07-03 | Fuji Electric Co Ltd | |
| US6703664B1 (en) * | 1997-06-26 | 2004-03-09 | Zetex Plc | Power FET device |
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