JPS63151216A - スタティックプログラム可能論理アレイ回路 - Google Patents
スタティックプログラム可能論理アレイ回路Info
- Publication number
- JPS63151216A JPS63151216A JP62301395A JP30139587A JPS63151216A JP S63151216 A JPS63151216 A JP S63151216A JP 62301395 A JP62301395 A JP 62301395A JP 30139587 A JP30139587 A JP 30139587A JP S63151216 A JPS63151216 A JP S63151216A
- Authority
- JP
- Japan
- Prior art keywords
- output
- gate
- inverter
- input
- static
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003068 static effect Effects 0.000 claims description 41
- 230000007704 transition Effects 0.000 claims description 22
- 230000004044 response Effects 0.000 claims description 8
- 230000003111 delayed effect Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 241001580947 Adscita statices Species 0.000 description 1
- 101000909256 Caldicellulosiruptor bescii (strain ATCC BAA-1888 / DSM 6725 / Z-1320) DNA polymerase I Proteins 0.000 description 1
- 101000902592 Pyrococcus furiosus (strain ATCC 43587 / DSM 3638 / JCM 8422 / Vc1) DNA polymerase Proteins 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Landscapes
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
この発明は一般に論理回路またはメモリ回路に関するも
のであり、特に、伝統的に入手可能なものよりもその出
力でより速いハイからローへの遷移を発生させるための
自己発生プリチャージを有するスタティックＰＬＡまた
はＲＯＭ回路に関するものである。
のであり、特に、伝統的に入手可能なものよりもその出
力でより速いハイからローへの遷移を発生させるための
自己発生プリチャージを有するスタティックＰＬＡまた
はＲＯＭ回路に関するものである。
一般に公知であるように、多数の入力選択信号から多く
の最小項を発生させるためにＰＬＡ （プログラム可能
論理アレイ）またはＲＯＭ （リードオンリメモリ）回
路が用いられる。ＭＯ３技術では、それは普通ＮＯＲ論
理ゲートの形式で接続されたＮチャネルトランジスタの
アレイて実現される。第１Ａ図には、先行技術のダイナ
ミックＰＬＡ回路の１個の最小項の具体例が示されてい
る。
の最小項を発生させるためにＰＬＡ （プログラム可能
論理アレイ）またはＲＯＭ （リードオンリメモリ）回
路が用いられる。ＭＯ３技術では、それは普通ＮＯＲ論
理ゲートの形式で接続されたＮチャネルトランジスタの
アレイて実現される。第１Ａ図には、先行技術のダイナ
ミックＰＬＡ回路の１個の最小項の具体例が示されてい
る。
第１Ｂ図には、先行技術のスタティックＰＬＡ回路の１
個の最小項の具体例が示されている。
個の最小項の具体例が示されている。
第１Ａ図でわかるように、ダイナミックＰＬＡ回路１０
はそのゲートがそれぞれの入力選択信号Ｓ１ないしＳ４
を受取るために接続されるＮチャネルＭＯＳトランジス
タＮ１ないしＮ４から形成されるＮＯＲ論理ゲートとＰ
チャネルＭＯＳトランジスタＰ１からなるプリチャージ
回路部分とを含む。トランジスタＰ１はそのソースが供
給電位ＶＣＣに接続され、ドレインがＮＯＲゲートの出
力ノード１２に接続され、さらにゲートがクロック信号
ＣＬＯＣＫのようなプリチャージ制御入力信号に接続さ
れる。ダイナミックＰＬＡ回路が適当に働いて出力ノー
ドで急速な遷移を生じる一方で、それはトランジスタＰ
１をオンまたはオフに切換えるためにクロック信号を使
用する必要があるという点で不利を被る。さらに、別な
不利な点が存在し、それはそのようなりロック信号を受
取るために外部のピンへ余分に導線で接続することが必
要となり、それにより製造コストおよびソフトウェアコ
ストを増加するからである。
はそのゲートがそれぞれの入力選択信号Ｓ１ないしＳ４
を受取るために接続されるＮチャネルＭＯＳトランジス
タＮ１ないしＮ４から形成されるＮＯＲ論理ゲートとＰ
チャネルＭＯＳトランジスタＰ１からなるプリチャージ
回路部分とを含む。トランジスタＰ１はそのソースが供
給電位ＶＣＣに接続され、ドレインがＮＯＲゲートの出
力ノード１２に接続され、さらにゲートがクロック信号
ＣＬＯＣＫのようなプリチャージ制御入力信号に接続さ
れる。ダイナミックＰＬＡ回路が適当に働いて出力ノー
ドで急速な遷移を生じる一方で、それはトランジスタＰ
１をオンまたはオフに切換えるためにクロック信号を使
用する必要があるという点で不利を被る。さらに、別な
不利な点が存在し、それはそのようなりロック信号を受
取るために外部のピンへ余分に導線で接続することが必
要となり、それにより製造コストおよびソフトウェアコ
ストを増加するからである。
ダイナミックＰＬＡ回路の不利な点を克服するために、
これまでプリチャージ制御入力信号の利用を必要としな
いスタティックＰＬＡ回路の設計を試みてきた。しかし
ながら、プルアップ装置として機能するように、常にオ
ンにされるＮチャネルまたはＰチャネルＭＯＳトランジ
スタが必要である。そのようなものの１つであるスタテ
ィックＰＬＡ回路１４か先に言及された第１Ｂ図に例示
されている。ＰチャネルトランジスタＰ１はそのゲート
が接地電位に接続されるという事実のために絶えずオン
にされるので、ＮＯＲゲートの出力ノードＡがオフの状
態からオンの状態へ切換えられるとき別な問題を生じる
。結果として、出力ノードＡで先にストアされた電荷の
みならず常にオンにされるＰチャネルトランジスタＰ１
からの電流の放電が起こる。それゆえ、これは出力ノー
ドＡでハイからローへの遷移の速度を減じるという不利
を有する。
これまでプリチャージ制御入力信号の利用を必要としな
いスタティックＰＬＡ回路の設計を試みてきた。しかし
ながら、プルアップ装置として機能するように、常にオ
ンにされるＮチャネルまたはＰチャネルＭＯＳトランジ
スタが必要である。そのようなものの１つであるスタテ
ィックＰＬＡ回路１４か先に言及された第１Ｂ図に例示
されている。ＰチャネルトランジスタＰ１はそのゲート
が接地電位に接続されるという事実のために絶えずオン
にされるので、ＮＯＲゲートの出力ノードＡがオフの状
態からオンの状態へ切換えられるとき別な問題を生じる
。結果として、出力ノードＡで先にストアされた電荷の
みならず常にオンにされるＰチャネルトランジスタＰ１
からの電流の放電が起こる。それゆえ、これは出力ノー
ドＡでハイからローへの遷移の速度を減じるという不利
を有する。
それゆえ先行技術のスタティックＰＬＡ回路の遷移より
もその出力でより急速なノ＼イからローへの遷移を有す
る改良されたスタティックＰＬＡ回路を提供することか
望ましい。この発明のスタティックＰＬＡ回路は、出力
ノードてのノ＼イからローへの遷移の速度を実質的に増
すように論理ゲートの出力とプルアップ装置のゲートと
の間に接続されるフィードバック経路を含む。
もその出力でより急速なノ＼イからローへの遷移を有す
る改良されたスタティックＰＬＡ回路を提供することか
望ましい。この発明のスタティックＰＬＡ回路は、出力
ノードてのノ＼イからローへの遷移の速度を実質的に増
すように論理ゲートの出力とプルアップ装置のゲートと
の間に接続されるフィードバック経路を含む。
発明の概要
したがって、この発明の一般的な目的は、比較的簡単か
つ経済的に製造されかつ組立てられ、しかも先行技術の
不利な点を克服する改良されたスタティックＰＬＡ回路
を提供することである。
つ経済的に製造されかつ組立てられ、しかも先行技術の
不利な点を克服する改良されたスタティックＰＬＡ回路
を提供することである。
この発明の目的は伝統的に入手可能なものよりもその出
力でより急速なハイからローへの遷移を発生させるため
にスタティックＰＬＡ回路に自己発生プリチャージを提
供することである。
力でより急速なハイからローへの遷移を発生させるため
にスタティックＰＬＡ回路に自己発生プリチャージを提
供することである。
この発明のまた別な目的は出力ノードでハイからローへ
の遷移の速度を実質的に増すように論理ゲートの出力と
プルアップ装置のゲートとの間に接続されるフィードバ
ック回路部分を含むスタティックＰＬＡ回路を提供する
ことである。
の遷移の速度を実質的に増すように論理ゲートの出力と
プルアップ装置のゲートとの間に接続されるフィードバ
ック回路部分を含むスタティックＰＬＡ回路を提供する
ことである。
この発明のな別な目的は論理ゲート部分と、プリチャー
ジ回路部分と、フィードバック回路部分とから形成され
、フィードバック回路部分が論理ゲート部分の出力でハ
イからローへの遷移の速度を増すように、プリチャージ
回路部分がオンになっているときに遅延を発生させる、
スタティック＝ １０− ＰＬＡ回路を提供することである。
ジ回路部分と、フィードバック回路部分とから形成され
、フィードバック回路部分が論理ゲート部分の出力でハ
イからローへの遷移の速度を増すように、プリチャージ
回路部分がオンになっているときに遅延を発生させる、
スタティック＝ １０− ＰＬＡ回路を提供することである。
これら目標および目的に従って、この発明はＮＯＲ論理
ゲートと、プリチャージＭＯＳトランジスタと、フィー
ドバック回路部分とを含むスタティックＰＬＡ回路を提
供することに関連している。
ゲートと、プリチャージＭＯＳトランジスタと、フィー
ドバック回路部分とを含むスタティックＰＬＡ回路を提
供することに関連している。
ＮＯＲ論理ゲートには入力選択信号を受取るための入力
と出力とが与えられる。プリチャージＭＯＳトランジス
タはその主な電極のうちの１個が供給電位に接続され、
それの他の主な電極がＮＯＲゲートの出力に接続される
。フィードバック回路部分はＮＯＲゲートの出力とＭＯ
Ｓトランジスタのゲートとの間に接続されるインバータ
から形成される。ＮＯＲゲートの出力が入力選択信号に
応答してハイからローへの遷移をしているときには、イ
ンバータはＭＯＳ）ランジスタかオンであるときに遅延
を与えるように機能する。
と出力とが与えられる。プリチャージＭＯＳトランジス
タはその主な電極のうちの１個が供給電位に接続され、
それの他の主な電極がＮＯＲゲートの出力に接続される
。フィードバック回路部分はＮＯＲゲートの出力とＭＯ
Ｓトランジスタのゲートとの間に接続されるインバータ
から形成される。ＮＯＲゲートの出力が入力選択信号に
応答してハイからローへの遷移をしているときには、イ
ンバータはＭＯＳ）ランジスタかオンであるときに遅延
を与えるように機能する。
この発明のこれらおよび他の目的および利点は同一の参
照番号が全体で対応する部分を示す添付の図面と関連し
て読まれると、次の詳細な説明からより十分に明らかと
なるであろう。
照番号が全体で対応する部分を示す添付の図面と関連し
て読まれると、次の詳細な説明からより十分に明らかと
なるであろう。
好ましい実施例の説明
ここで図面を詳細に参照すると、この発明の１個の最小
項を有するスタティックＰＬＡ回路１６の概略図が第２
Ａ図に例示されている。スタティックＰＬＡ回路］６は
論理ゲート部分と、プリチャージ回路部分と、フィード
バック回路部分とを含む。論理ゲート部分はＮチャネル
ＭＯＳトランジスタＮ１ないしＮ４により形成される４
個の入力ＮＯＲゲートからなる。トランジスタＮ１ない
しＮ４のドレインは普通、回路１６の出力であるばかり
ではなくＮＯＲゲートの出力でもある出力ノードＣへと
もに接続される。トランジスタＮ１ないしＮ４のソース
もまた普通接地電位にともに接続される。トランジスタ
Ｎ１ないしＮ４のゲートはそれぞれの入力選択信号Ｓ］
、Ｇ２、Ｇ３およびＧ４を受信するために接続される。
項を有するスタティックＰＬＡ回路１６の概略図が第２
Ａ図に例示されている。スタティックＰＬＡ回路］６は
論理ゲート部分と、プリチャージ回路部分と、フィード
バック回路部分とを含む。論理ゲート部分はＮチャネル
ＭＯＳトランジスタＮ１ないしＮ４により形成される４
個の入力ＮＯＲゲートからなる。トランジスタＮ１ない
しＮ４のドレインは普通、回路１６の出力であるばかり
ではなくＮＯＲゲートの出力でもある出力ノードＣへと
もに接続される。トランジスタＮ１ないしＮ４のソース
もまた普通接地電位にともに接続される。トランジスタ
Ｎ１ないしＮ４のゲートはそれぞれの入力選択信号Ｓ］
、Ｇ２、Ｇ３およびＧ４を受信するために接続される。
入力選択信号は、Ｓ］またはＳコがトランジスタＮ１の
ゲートに付与され得て、Ｇ２またはＧ２がトランジスタ
Ｎ２のゲートに付与され得て、Ｇ３またはＧ３がトラン
ジスタＮ３のゲートに付与され得て、さらにＧ４または
Ｇ４がトランジスタＮ４のゲートに付与され得る、いず
れの組合わせにもなり得ることが注目されるであろう。
ゲートに付与され得て、Ｇ２またはＧ２がトランジスタ
Ｎ２のゲートに付与され得て、Ｇ３またはＧ３がトラン
ジスタＮ３のゲートに付与され得て、さらにＧ４または
Ｇ４がトランジスタＮ４のゲートに付与され得る、いず
れの組合わせにもなり得ることが注目されるであろう。
入力選ハイ（論理「１」）またはロー（論理「０」）レ
ベルのいずれかであり得る。したがって、４個の入力Ｎ
ＯＲゲートに対し入力選択信号の１６個の異なる組合わ
せが存在する。ここに規定されるように、「最小項」と
は入力選択信号のこれら１６個の異なる組合わせのうち
の１個のことを言う。
ベルのいずれかであり得る。したがって、４個の入力Ｎ
ＯＲゲートに対し入力選択信号の１６個の異なる組合わ
せが存在する。ここに規定されるように、「最小項」と
は入力選択信号のこれら１６個の異なる組合わせのうち
の１個のことを言う。
プリチャージ回路部分はプルアップ装置として機能する
ＰチャネルＭＯＳトランジスタＰｌａを含む。トランジ
スタＰｌａはそのソースが典型的には＋５ポルＩ・であ
る正の供給電圧または電位■ＣＣに接続され、さらにそ
のドレインが出力ノードＣに接続される。ここまでのと
ころ、第２Ａ図の回路１６は第１Ｂ図のスタティックＰ
ＬＡ回路１４と同ニである。トランジスタＰｌａのゲー
トを接地電位に接続する代わりに、第２Ａ図のフィード
バック回路部分１８が出力ノードＣとトランジスタＰｌ
ａのゲートとの間に接続される。フィードバック回路部
分］８は２個のインバータＧ１およびＧ２または任意の
偶数個のインバータからなる遅延手段から形成される。
ＰチャネルＭＯＳトランジスタＰｌａを含む。トランジ
スタＰｌａはそのソースが典型的には＋５ポルＩ・であ
る正の供給電圧または電位■ＣＣに接続され、さらにそ
のドレインが出力ノードＣに接続される。ここまでのと
ころ、第２Ａ図の回路１６は第１Ｂ図のスタティックＰ
ＬＡ回路１４と同ニである。トランジスタＰｌａのゲー
トを接地電位に接続する代わりに、第２Ａ図のフィード
バック回路部分１８が出力ノードＣとトランジスタＰｌ
ａのゲートとの間に接続される。フィードバック回路部
分］８は２個のインバータＧ１およびＧ２または任意の
偶数個のインバータからなる遅延手段から形成される。
インバータＧ１はその入力が出力ノードＣに接続され、
さらにその出力がインバータＧ２の入力に接続される。
さらにその出力がインバータＧ２の入力に接続される。
インバータＧ２の出力はＰチャネルトランジスタＰ１ａ
のゲートに接続される。出力ノードＣでの電流の漏れの
問題を妨げるために、高い抵抗値を有する抵抗器Ｒはそ
の一方の端部が供給電位ＶＣＣに接続され、さらにその
他方の端部が出力ノードＣに接続される。
のゲートに接続される。出力ノードＣでの電流の漏れの
問題を妨げるために、高い抵抗値を有する抵抗器Ｒはそ
の一方の端部が供給電位ＶＣＣに接続され、さらにその
他方の端部が出力ノードＣに接続される。
第２Ａ図の動作を説明するために、すべての入力選択信
号がローのレベルにあるときのみ（すなわち、Ｓ］＝０
．５２＝０．５３−０、および５４＝０）、出力ノード
Ｃはハイすなわち論理「１」レベルであることが注目さ
れるであろう。入力選択信号のうちいずれか１個がハイ
であれば、出力ノードＣはローすなわち論理「０」レベ
ルにある。
号がローのレベルにあるときのみ（すなわち、Ｓ］＝０
．５２＝０．５３−０、および５４＝０）、出力ノード
Ｃはハイすなわち論理「１」レベルであることが注目さ
れるであろう。入力選択信号のうちいずれか１個がハイ
であれば、出力ノードＣはローすなわち論理「０」レベ
ルにある。
したがって、トランジスタＮ１ないしＮ４は実際ＮＯＲ
ゲートとして動作するように接続される。
ゲートとして動作するように接続される。
アウトセットでは、トランジスタＮ１のゲートに付与さ
れる入力選択信号Ｖ１ｏまたはＳｌがハイのレベルにあ
ることおよび他の入力選択信号Ｓ２、Ｓ３およびＳ４か
常にローであることか仮定されるであろう。したがって
、出力ノードＣがローのレベルにあるようにＮＯＲゲー
トが最初オンにされることが仮定されるであろう。さら
に、ＰチャネルトランジスタＰ］がオンにされることが
また仮定されるであろう。
れる入力選択信号Ｖ１ｏまたはＳｌがハイのレベルにあ
ることおよび他の入力選択信号Ｓ２、Ｓ３およびＳ４か
常にローであることか仮定されるであろう。したがって
、出力ノードＣがローのレベルにあるようにＮＯＲゲー
トが最初オンにされることが仮定されるであろう。さら
に、ＰチャネルトランジスタＰ］がオンにされることが
また仮定されるであろう。
入力選択信号ｖ１ｈがハイのレベルからローのレベルへ
切換わると、ＮＯＲゲートはオフにされ、出力ノードＣ
での電圧■。はハイのレベルになる。
切換わると、ＮＯＲゲートはオフにされ、出力ノードＣ
での電圧■。はハイのレベルになる。
わかるように、インバータＧ１およびＧ２は出力ノード
Ｃからプルアップ装置の入力へ一定の遅延時間を挿入す
る。結果として、トランジスタＰ１ａがオフにされる前
に電圧Ｖ。が供給電位ＶＣＣまで上昇できるようにする
短い時間の間ＰチャネルトランジスタＰｌａはオンの状
態に維持される。
Ｃからプルアップ装置の入力へ一定の遅延時間を挿入す
る。結果として、トランジスタＰ１ａがオフにされる前
に電圧Ｖ。が供給電位ＶＣＣまで上昇できるようにする
短い時間の間ＰチャネルトランジスタＰｌａはオンの状
態に維持される。
それゆえ、回路１６は第１Ｂ図の回路１４と同じ態様で
動作し、その理由は入力選択信号がハイのレベルからロ
ーのレベルへ切換えられるときより前にトランジスタＰ
１およびＰｌａが両方の場合でオンにされるように維持
され、それによりプルアップトランジスタＰ１およびＰ
ｌａを介するそれぞれの出力ノードＡおよびＣで非常に
急速なローからハイへの遷移を生じるからである。
動作し、その理由は入力選択信号がハイのレベルからロ
ーのレベルへ切換えられるときより前にトランジスタＰ
１およびＰｌａが両方の場合でオンにされるように維持
され、それによりプルアップトランジスタＰ１およびＰ
ｌａを介するそれぞれの出力ノードＡおよびＣで非常に
急速なローからハイへの遷移を生じるからである。
入力選択信号Ｖｉｏがハイのレベルへと元へ切換わると
、これによりＮＯＲゲートは再びオンになるようにされ
、出力ノードＣでの電圧Ｖ。はローのレベルへ引かれる
。プルアップトランジスタＰｌａは既にオフの状態にあ
るので、出力ノードＣは非常に急速なハイからローへの
遷移を成し得る。これはトランジスタＰ ］、が常にオ
ンにされる第１Ｂ図の回路１４とは異なる。再び、トラ
ンジスタＰｌａがオンにされる前に電圧Ｖ。がローのレ
ベルへ引かれるようにする短い時間の間トランジスタＰ
ｌａをオフの状態にあるように維持するように、インバ
ータＧ１およびＧ２が一定の遅延時間を付加することが
明らかになるべきである。
、これによりＮＯＲゲートは再びオンになるようにされ
、出力ノードＣでの電圧Ｖ。はローのレベルへ引かれる
。プルアップトランジスタＰｌａは既にオフの状態にあ
るので、出力ノードＣは非常に急速なハイからローへの
遷移を成し得る。これはトランジスタＰ ］、が常にオ
ンにされる第１Ｂ図の回路１４とは異なる。再び、トラ
ンジスタＰｌａがオンにされる前に電圧Ｖ。がローのレ
ベルへ引かれるようにする短い時間の間トランジスタＰ
ｌａをオフの状態にあるように維持するように、インバ
ータＧ１およびＧ２が一定の遅延時間を付加することが
明らかになるべきである。
それゆえ、回路１６は回路１４の出力ノードＡにおける
よりもその出力ノードＣでより急速なハイからローへの
遷移を発生させる。それぞれのノードＡおよびＣでの電
圧波形ＶＡおよびＶ。がローからハイへの遷移を行なっ
ている入力選択信号ｖａｎに応じて第３図に示されてい
る。伝搬遅延時間が第１Ａ図の回路でのおよそ１．９ｎ
ｓから第２Ａ図の回路でのおよそ１．２ｎｓへ減じられ
て、出力ノードＣでのハイからローへの遷移は実質的に
改良されることがわかっている。
よりもその出力ノードＣでより急速なハイからローへの
遷移を発生させる。それぞれのノードＡおよびＣでの電
圧波形ＶＡおよびＶ。がローからハイへの遷移を行なっ
ている入力選択信号ｖａｎに応じて第３図に示されてい
る。伝搬遅延時間が第１Ａ図の回路でのおよそ１．９ｎ
ｓから第２Ａ図の回路でのおよそ１．２ｎｓへ減じられ
て、出力ノードＣでのハイからローへの遷移は実質的に
改良されることがわかっている。
言い代えると、ＮＯＲゲートの出力とプリチャージＭＯ
ＳトランジスタＰｌａのゲートとの間で接続されるイン
バータＧ１およびＧ２は、出力ノードＣがローのレベル
からハイのレベルへ変化している入力選択信号■１ｏに
応答してハイからローへの遷移をしているときには、ト
ランジスタＰ１ａがオンになる時間を遅延させるように
機能する。さらに、インバータＧ１およびＧ２はまた、
出力ノードＣが゛ハイのレベルからローのレベルへ変化
している入力信号Ｖ１ｏに応答してローからハイへの遷
移をしているときには、トランジスタＰｌａがオフにな
る時間を遅延させるように機能する。
ＳトランジスタＰｌａのゲートとの間で接続されるイン
バータＧ１およびＧ２は、出力ノードＣがローのレベル
からハイのレベルへ変化している入力選択信号■１ｏに
応答してハイからローへの遷移をしているときには、ト
ランジスタＰ１ａがオンになる時間を遅延させるように
機能する。さらに、インバータＧ１およびＧ２はまた、
出力ノードＣが゛ハイのレベルからローのレベルへ変化
している入力信号Ｖ１ｏに応答してローからハイへの遷
移をしているときには、トランジスタＰｌａがオフにな
る時間を遅延させるように機能する。
この発明の１個の最小項を有するスタティックＰＬＡ回
路１６ａの第２の実施例が第２Ｂ図に描かれている。ス
タティックＰＬＡ回路１６ａでは、回路１６でのＰチャ
ネルトランジタスタＰｌａの代わりにプルアップ装置と
してＮチャネルＭＯＳトランジスタＮ５が使用される。
路１６ａの第２の実施例が第２Ｂ図に描かれている。ス
タティックＰＬＡ回路１６ａでは、回路１６でのＰチャ
ネルトランジタスタＰｌａの代わりにプルアップ装置と
してＮチャネルＭＯＳトランジスタＮ５が使用される。
フィードバック回路部分１８ａはインバータＧ３、Ｇ４
およびＧ５、または任意の奇数個のインバータから形成
され、それは回路１６の回路部分１８に取って代わる。
およびＧ５、または任意の奇数個のインバータから形成
され、それは回路１６の回路部分１８に取って代わる。
プリチャージＮチャネルＭＯＳトランジスタＮ５のドレ
インは供給電位Ｖｃｃに接続され、さらにトランジスタ
Ｎ５のソースは出力ノードＢに接続される。インバータ
Ｇ３はその入力が出力ノードＢに接続され、その出力が
インバータＧ４の入力に接続される。インバータＧ５は
その入力がインバータＧ４の出力に接続され、その出力
がトランジスタＮ５のゲートに接続される。これらの差
を除けば、回路１６ａは回路１６と同じ態様で動作する
。したがって、その動作についての詳細な検討は反復さ
れない。出力ノードＢでの電圧波形ｖｌ１１かまたロー
からハイへの遷移を行なっている同じ入力選択信号ｖ１
ｎに応答して第３図に示される。
インは供給電位Ｖｃｃに接続され、さらにトランジスタ
Ｎ５のソースは出力ノードＢに接続される。インバータ
Ｇ３はその入力が出力ノードＢに接続され、その出力が
インバータＧ４の入力に接続される。インバータＧ５は
その入力がインバータＧ４の出力に接続され、その出力
がトランジスタＮ５のゲートに接続される。これらの差
を除けば、回路１６ａは回路１６と同じ態様で動作する
。したがって、その動作についての詳細な検討は反復さ
れない。出力ノードＢでの電圧波形ｖｌ１１かまたロー
からハイへの遷移を行なっている同じ入力選択信号ｖ１
ｎに応答して第３図に示される。
先の詳細な説明から、こうしてこの発明が伝統的に入手
可能なものよりもその出力でより急速なハイからローへ
の遷移を発生させるための改良されたスタティックＰＬ
Ａ回路に自己発生プリチャージを提供することがわかる
。これは論理回路の出力ノードとプリチャージＭＯ３Ｉ
−ランジスタのゲートとの間に接続されるインバータか
ら形成されるフィードバック回路部分によりこの発明で
達成される。
可能なものよりもその出力でより急速なハイからローへ
の遷移を発生させるための改良されたスタティックＰＬ
Ａ回路に自己発生プリチャージを提供することがわかる
。これは論理回路の出力ノードとプリチャージＭＯ３Ｉ
−ランジスタのゲートとの間に接続されるインバータか
ら形成されるフィードバック回路部分によりこの発明で
達成される。
この発明の好ましい実施例であると現在考えられている
ものが例示されかつ説明されてきた一方で、この発明の
真の範囲から逸脱することなしに種々の変化および修正
がなされ得ること、および同等物がこの発明の要素の代
用とされ得ることが当業者には理解されるであろう。さ
らに、この発明の中心的な範囲から逸脱することなしに
特定の情況または材料をこの発明の開示に適合させるた
めに多くの修正がなされ得る。それゆえ、この発明はこ
の発明を実行するために熟考される最良のモードとして
開示された特定の実施例に限定されないが、この発明は
前掲の特許請求の範囲に入るすべての実施例を含むこと
が意図されている。
ものが例示されかつ説明されてきた一方で、この発明の
真の範囲から逸脱することなしに種々の変化および修正
がなされ得ること、および同等物がこの発明の要素の代
用とされ得ることが当業者には理解されるであろう。さ
らに、この発明の中心的な範囲から逸脱することなしに
特定の情況または材料をこの発明の開示に適合させるた
めに多くの修正がなされ得る。それゆえ、この発明はこ
の発明を実行するために熟考される最良のモードとして
開示された特定の実施例に限定されないが、この発明は
前掲の特許請求の範囲に入るすべての実施例を含むこと
が意図されている。
第１Ａ図は先行技術のダイナミックＰＬＡ回路の図であ
る。 第１Ｂ図は先行技術のスタティックＰＬＡ回路の図であ
る。 第２Ａ図はこの発明のスタティックＰＬＡ回路の概略図
である。 第２Ｂ図はこの発明のスタティックＰＬＡ回路の第２の
実施例の概略図である。 第３図は入力選択信号に応答する第１Ｂ図、第２Ａ図お
よび第２Ｂ図の出力ノードでの波形を示す。 図において、１０はダイナミックＰＬＡ回路、１２は出
力ノード、１４はスタティックＰＬＡ回路、１６はスタ
ティックＰＬＡ回路、１８はフィードバック回路部分で
ある。 特許出願人 アドバンスト・マイクロ・ディバイシズ・
インコーホレーテッド
る。 第１Ｂ図は先行技術のスタティックＰＬＡ回路の図であ
る。 第２Ａ図はこの発明のスタティックＰＬＡ回路の概略図
である。 第２Ｂ図はこの発明のスタティックＰＬＡ回路の第２の
実施例の概略図である。 第３図は入力選択信号に応答する第１Ｂ図、第２Ａ図お
よび第２Ｂ図の出力ノードでの波形を示す。 図において、１０はダイナミックＰＬＡ回路、１２は出
力ノード、１４はスタティックＰＬＡ回路、１６はスタ
ティックＰＬＡ回路、１８はフィードバック回路部分で
ある。 特許出願人 アドバンスト・マイクロ・ディバイシズ・
インコーホレーテッド
Claims (18)
- （１）入力選択信号を受取るための入力を有しかつ出力
を有するＮＯＲ論理ゲートと、 その主要電極のうちの１個が供給電位に接続され、その
他方の主要電極が前記ＮＯＲゲートの出力に接続される
プリチャージＭＯＳトランジスタと、 前記ＮＯＲゲートの出力と前記プリチャージＭＯＳトラ
ンジスタのゲートとの間に接続されるインバータ手段か
ら形成されるフィードバック回路部分とを含む、スタテ
ィックＰＬＡ回路。 - （２）前記プリチャージＭＯＳトランジスタがＰチャネ
ルトランジスタを含む、特許請求の範囲第１項に記載の
スタティックＰＬＡ回路。 - （３）前記プリチャージＭＯＳトランジスタがＮチャネ
ルトランジスタを含む、特許請求の範囲第１項に記載の
スタティックＰＬＡ回路。 - （４）前記インバータ手段が第１のインバータと第２の
インバータとを含み、前記第１のインバータはその入力
が前記ＮＯＲゲートの出力に接続され、その出力が前記
第２のインバータの入力に接続され、前記第２のインバ
ータはその出力が前記Ｐチャネルトランジスタのゲート
に接続される、特許請求の範囲第２項に記載のスタティ
ックＰＬＡ回路。 - （５）前記インバータ手段が第１のインバータ、第２の
インバータおよび第３のインバータを含み、前記第１の
インバータはその入力が前記ＮＯＲゲートの出力に接続
され、その出力が前記第２のインバータの入力に接続さ
れ、前記第３のインバータはその入力が前記第２のイン
バータの出力に接続され、その出力が前記Ｎチャネルト
ランジスタのゲートに接続される、特許請求の範囲第３
項に記載のスタティックＰＬＡ回路。 - （６）その一方の端部が供給電位に接続され、その他方
の端部が前記ＮＯＲゲートの出力に接続される抵抗器を
さらに含む、特許請求の範囲第４項に記載のスタティッ
クＰＬＡ回路。 - （７）その一方の端部が供給電位に接続され、その他方
の端部が前記ＮＯＲゲートの出力に接続される抵抗器を
さらに含む、特許請求の範囲第５項に記載のスタティッ
クＰＬＡ回路。 - （８）前記ＮＯＲゲートの出力がハイからローへの遷移
を行なっているときに、前記Ｐチャネルトランジスタが
そのオンになっている時間に前記第１および第２のイン
バータにより遅延される、特許請求の範囲第４項に記載
のスタティックＰＬＡ回路。 - （９）前記ＮＯＲゲートの出力がハイからローへの遷移
を行なっているときに、前記Ｎチャネルトランジスタが
そのオンになっている時間に前記第１、第２および第３
のインバータにより遅延される、特許請求の範囲第５項
に記載のスタティックＰＬＡ回路。 - （１０）入力選択信号を受取るための入力と出力とを有
する論理ゲート手段と、 その主要電極のうちの１個が供給電位に接続され、それ
の他の主要電極が前記論理ゲート手段の出力に接続され
るプリチャージＭＯＳトランジスタと、 前記論理ゲート手段の出力と前記プリチャージＭＯＳト
ランジスタのゲートとの間に接続されて、前記論理ゲー
ト手段の出力が前記入力選択信号に応答してハイからロ
ーへの遷移を行なっているときに前記ＭＯＳトランジス
タのオンになる時間を遅延させるための、および前記論
理ゲート手段の出力が前記入力選択信号に応答してロー
からハイへの遷移を行なっているときに前記ＭＯＳトラ
ンジスタのオフになる時間を遅延させるためのフィード
バック手段とを含む、スタティックＰＬＡ回路。 - （１１）前記プリチャージＭＯＳトランジスタがＰチャ
ネルトランジスタを含む、特許請求の範囲第１０項に記
載のスタティックＰＬＡ回路。 - （１２）前記プリチャージＭＯＳトランジスタがＮチャ
ネルトランジスタを含む、特許請求の範囲第１０項に記
載のスタティックＰＬＡ回路。 - （１３）前記フィードバック手段が第１のインバータお
よび第２のインバータを含み、前記第１のインバータは
その入力が前記ＮＯＲゲートの出力に接続され、その出
力が前記第２のインバータの入力に接続され、前記第２
のインバータはその出力が前記Ｐチャネルトランジスタ
のゲートに接続される、特許請求の範囲第１１項に記載
のスタティックＰＬＡ回路。 - （１４）前記フィードバック手段が第１のインバータ、
第２のインバータおよび第３のインバータを含み、前記
第１のインバータはその入力が前記ＮＯＲゲートの出力
に接続され、その出力が前記第２のインバータの入力に
接続され、前記第３のインバータはその入力が前記第２
のインバータの出力に接続され、その出力が前記Ｎチャ
ネルトランジスタのゲートに接続される、特許請求の範
囲第１２項に記載のスタティックＰＬＡ回路。 - （１５）その一方の端部が供給電位に接続され、その他
方の端部が前記ＮＯＲゲートの出力に接続される抵抗器
をさらに含む、特許請求の範囲第１３項に記載のスタテ
ィックＰＬＡ回路。 - （１６）その一方の端部が供給電位に接続され、その他
方の端部が前記ＮＯＲゲートの出力に接続される抵抗器
をさらに含む、特許請求の範囲第１４項に記載のスタテ
ィックＰＬＡ回路。 - （１７）前記論理ゲート手段がＮＯＲゲートを含む、特
許請求の範囲第１項に記載のスタティックＰＬＡ回路。 - （１８）前記ＮＯＲゲートが少なくとも２個のＮチャネ
ルＭＯＳトランジスタから形成され、前記Ｎチャネルト
ランジスタはそれらのドレインがともに接続されて前記
論理ゲート手段の出力を形成し、前記Ｎチャネルトラン
ジスタはそれらのソースがともに接地電位に接続され、
前記Ｎチャネルトランジスタはそれらのゲートが前記入
力選択信号のそれぞれのものに接続される、特許請求の
範囲第１７項に記載のスタティックＰＬＡ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/937,572 US4728827A (en) | 1986-12-03 | 1986-12-03 | Static PLA or ROM circuit with self-generated precharge |
| US937,572 | 1986-12-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63151216A true JPS63151216A (ja) | 1988-06-23 |
Family
ID=25470110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62301395A Pending JPS63151216A (ja) | 1986-12-03 | 1987-11-27 | スタティックプログラム可能論理アレイ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4728827A (ja) |
| EP (1) | EP0270300A3 (ja) |
| JP (1) | JPS63151216A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1201859B (it) * | 1986-12-10 | 1989-02-02 | Sgs Microelettronica Spa | Circuito logico cmos |
| JPH0828117B2 (ja) * | 1987-04-21 | 1996-03-21 | 日本電気株式会社 | デコーダ回路 |
| US4831285A (en) * | 1988-01-19 | 1989-05-16 | National Semiconductor Corporation | Self precharging static programmable logic array |
| US5022010A (en) * | 1989-10-30 | 1991-06-04 | International Business Machines Corporation | Word decoder for a memory array |
| DE69023456T2 (de) * | 1989-10-30 | 1996-06-20 | Ibm | Bitdekodierungsschema für Speichermatrizen. |
| US5041746A (en) * | 1989-12-20 | 1991-08-20 | Texas Instruments Incorporated | Sense amplifier providing a rapid output transition |
| US5189322A (en) * | 1990-03-28 | 1993-02-23 | Advanced Micro Devices, Inc. | Low-power sense amplifier with feedback |
| US5274281A (en) * | 1992-04-29 | 1993-12-28 | Intel Corporation | Static PLA with state machine controlled by model of both minterm and an output line |
| US5576640A (en) * | 1992-09-25 | 1996-11-19 | At&T Global Information Solutions Company | CMOS driver for fast single-ended bus |
| US5517133A (en) * | 1993-07-14 | 1996-05-14 | Sun Microsystems, Inc. | Multiple-input OR-gate employing a sense amplifier |
| US5432463A (en) * | 1993-10-15 | 1995-07-11 | Advanced Micro Devices, Inc. | High speed NOR gate with small output voltage swings |
| US5654652A (en) * | 1995-09-27 | 1997-08-05 | Cypress Semiconductor Corporation | High-speed ratio CMOS logic structure with static and dynamic pullups and/or pulldowns using feedback |
| US6222383B1 (en) * | 1996-12-26 | 2001-04-24 | Micro Magic, Inc. | Controlled PMOS load on a CMOS PLA |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3911289A (en) * | 1972-08-18 | 1975-10-07 | Matsushita Electric Ind Co Ltd | MOS type semiconductor IC device |
| US4053792A (en) * | 1974-06-27 | 1977-10-11 | International Business Machines Corporation | Low power complementary field effect transistor (cfet) logic circuit |
| JPS55115729A (en) * | 1979-02-28 | 1980-09-05 | Toshiba Corp | Mos transistor circuit |
| US4398102A (en) * | 1981-02-06 | 1983-08-09 | Rca Corporation | Gated parallel decoder |
| IT1139929B (it) * | 1981-02-06 | 1986-09-24 | Rca Corp | Circuito generatore di impulsi utilizzante una sorgente di corrente |
| JPS6052519B2 (ja) * | 1981-12-28 | 1985-11-19 | 富士通株式会社 | 半導体記憶装置のデコ−ダ回路 |
| JPS58137331A (ja) * | 1982-02-10 | 1983-08-15 | Nec Corp | インバ−タ回路 |
| US4570084A (en) * | 1983-11-21 | 1986-02-11 | International Business Machines Corporation | Clocked differential cascode voltage switch logic systems |
| US4641046A (en) * | 1985-06-17 | 1987-02-03 | Signetics Corporation | NOR gate with logical low output clamp |
| US4645952A (en) * | 1985-11-14 | 1987-02-24 | Thomson Components-Mostek Corporation | High speed NOR gate |
-
1986
- 1986-12-03 US US06/937,572 patent/US4728827A/en not_active Expired - Lifetime
-
1987
- 1987-11-25 EP EP87310397A patent/EP0270300A3/en not_active Withdrawn
- 1987-11-27 JP JP62301395A patent/JPS63151216A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0270300A2 (en) | 1988-06-08 |
| EP0270300A3 (en) | 1989-11-29 |
| US4728827A (en) | 1988-03-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5227679A (en) | Cmos digital-controlled delay gate | |
| EP0550215A2 (en) | A CMOS gate having a programmable driving power characteristic | |
| JP3041385B2 (ja) | Ｃｍｏｓクロック発生器 | |
| US5043604A (en) | Output buffer circuit having a level conversion function | |
| JPH04333279A (ja) | Ｃｍｏｓ出力バッファ回路 | |
| US6188244B1 (en) | Hysteresis input buffer | |
| JPS63151216A (ja) | スタティックプログラム可能論理アレイ回路 | |
| US4617477A (en) | Symmetrical output complementary buffer | |
| US5414379A (en) | Output buffer circuit for integrated circuit | |
| US4314166A (en) | Fast level shift circuits | |
| US5831458A (en) | Output circuit having BiNMOS inverters | |
| KR100416378B1 (ko) | 위상 분할 회로 | |
| KR19990057768A (ko) | 슈미트 트리거 회로 | |
| US5160860A (en) | Input transition responsive CMOS self-boost circuit | |
| JPS63246925A (ja) | Ｃｍｏｓ論理回路 | |
| JPH09180452A (ja) | メモリのアドレス遷移検出回路 | |
| JP2658551B2 (ja) | 電源投入リセット回路 | |
| EP0254786A1 (en) | Programmable logic array and gates therefor | |
| JP2977556B1 (ja) | 出力回路 | |
| JP3025921B2 (ja) | パワーオンリセット回路 | |
| US7429872B2 (en) | Logic circuit combining exclusive OR gate and exclusive NOR gate | |
| JPH1013206A (ja) | 出力回路 | |
| JPH06326592A (ja) | ドライバ回路を具える電子回路 | |
| US6133748A (en) | Crow-bar current reduction circuit | |
| JP2780255B2 (ja) | デコーダ回路 |