JPS63149916A - リセツトパルス生成回路 - Google Patents
リセツトパルス生成回路Info
- Publication number
- JPS63149916A JPS63149916A JP29716886A JP29716886A JPS63149916A JP S63149916 A JPS63149916 A JP S63149916A JP 29716886 A JP29716886 A JP 29716886A JP 29716886 A JP29716886 A JP 29716886A JP S63149916 A JPS63149916 A JP S63149916A
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- JP
- Japan
- Prior art keywords
- pulse
- counter
- clear pulse
- clock
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 12
- 230000000630 rising effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 101100136092 Drosophila melanogaster peng gene Proteins 0.000 description 1
- 235000006732 Torreya nucifera Nutrition 0.000 description 1
- 244000111306 Torreya nucifera Species 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔１既要〕
リセットパルス生成回路において、クロックに同期した
クリアパルスをロード信号としてカウント手段に加える
ことにより、このカウント手段が入力クロックを所定数
だけカウントした時にここから出力されるキャリーをリ
セットパルスとして送出する様にして、回路規模の縮小
を図るものである。
クリアパルスをロード信号としてカウント手段に加える
ことにより、このカウント手段が入力クロックを所定数
だけカウントした時にここから出力されるキャリーをリ
セットパルスとして送出する様にして、回路規模の縮小
を図るものである。
本発明はリセットパルス生成回路の改良に関するもので
ある。
ある。
一般に、電子装置の小型化が進められる傾向にあり、こ
れに伴ってこの電子装置に使用される回路１例えばカウ
ンタの動作時間を設定するリセット生成回路も小型化す
ることが要望されている。
れに伴ってこの電子装置に使用される回路１例えばカウ
ンタの動作時間を設定するリセット生成回路も小型化す
ることが要望されている。
第４図は従来例のブロック図、第５図は第４図の動作説
明図で、第５図（ａ）はカウンタ部分の動作説明図、第
５図（ｋｌ）はリセットパルス生成部分の動作説明図を
示す。又、第５図中の左側の符号は第４図中の同じ符号
の部分の波形を、第４図中の９〜１７はインバータを示
す。
明図で、第５図（ａ）はカウンタ部分の動作説明図、第
５図（ｋｌ）はリセットパルス生成部分の動作説明図を
示す。又、第５図中の左側の符号は第４図中の同じ符号
の部分の波形を、第４図中の９〜１７はインバータを示
す。
以下、カウンタは１６進カウンクで、クリアパルスとク
ロックとは非同期であるとして第５図を参照して第４図
の動作を説明する。
ロックとは非同期であるとして第５図を参照して第４図
の動作を説明する。
先ず、この回路は第５図（ａｌ−■に示すクリアパルス
によってカウンタｌ〜４は初期状態にセットされるが、
第５図（ａ）−■に示すクロックが入力するとカウンタ
１はＯからカウント動作を開始するので、＠子Ｑ＾＋Ｑ
ｌ ＩＱｃ ＋Ｑｏからの出力信号の、レベルは第５図
（ａ）カウンタＩＱａ ”Ｑ ｏに示す様に時間と共に
変化し、１０１０のレベルの信号が出力された時にイン
バータ９，１０により１１１１のレベルの信号がＮＡＮ
Ｄゲート５に加えられるが、カウンタ２から１０１０の
レベルの信号が出力されないのでＮＡＮＤゲート５から
１のレベルの信号が出力され続ける。
によってカウンタｌ〜４は初期状態にセットされるが、
第５図（ａ）−■に示すクロックが入力するとカウンタ
１はＯからカウント動作を開始するので、＠子Ｑ＾＋Ｑ
ｌ ＩＱｃ ＋Ｑｏからの出力信号の、レベルは第５図
（ａ）カウンタＩＱａ ”Ｑ ｏに示す様に時間と共に
変化し、１０１０のレベルの信号が出力された時にイン
バータ９，１０により１１１１のレベルの信号がＮＡＮ
Ｄゲート５に加えられるが、カウンタ２から１０１０の
レベルの信号が出力されないのでＮＡＮＤゲート５から
１のレベルの信号が出力され続ける。
そして、カウンタ１の端子口Ａ ＩＱＩ ＩＱｃ ＩＱ
Ｄから１１１１のレベルの信号が出力されると、カウン
タ１は第５図（Ｉｎ）−〇に示す様にキャリーを送出す
ると共に、再び０からカウント動作を繰り返す。
Ｄから１１１１のレベルの信号が出力されると、カウン
タ１は第５図（Ｉｎ）−〇に示す様にキャリーを送出す
ると共に、再び０からカウント動作を繰り返す。
一方、カウンタ２はカウンタ１からのキャリーでＯから
カウント動作を歩進し、カウンタ１，２の端子ＱＡ ＋
０ｍ ＩＱｃ ＩＱＩｌから１０１０のレベルの信号が
出力されると、ＮＡＮＤゲート５からＯのレベルの信号
が出力されるが、次のクロックでカウンタ１から１０１
１のレベルの信号が出力されるので１のレベルの信号に
なる（第５図山）−〇、■、■の前半参照）。
カウント動作を歩進し、カウンタ１，２の端子ＱＡ ＋
０ｍ ＩＱｃ ＩＱＩｌから１０１０のレベルの信号が
出力されると、ＮＡＮＤゲート５からＯのレベルの信号
が出力されるが、次のクロックでカウンタ１から１０１
１のレベルの信号が出力されるので１のレベルの信号に
なる（第５図山）−〇、■、■の前半参照）。
そして、カウンタ１．２がカウント動作を続はキャリー
を送出するとカウント３がカウント動作を歩進し、カウ
ンタ３がキャリーを送出すると第５図（ａ）カウンタ４
０．〜Ｑ、に示す様にカウンタ４がカウント動作を歩進
するので、４つのカウンタは同時に０からカウント動作
を歩進して１０１００レベルの信号を出力するとＮＡＮ
Ｄゲート５．６から０のレベルの信号が出力され、ＮＯ
Ｒゲート７から１のレベルの信号がＤタイプフリンブフ
ロンプ（以下、 Ｄ−ＦＦと省略する）８とインバータ
１７に加えられる（第５図（ｂ）−■〜■後半参照）。
を送出するとカウント３がカウント動作を歩進し、カウ
ンタ３がキャリーを送出すると第５図（ａ）カウンタ４
０．〜Ｑ、に示す様にカウンタ４がカウント動作を歩進
するので、４つのカウンタは同時に０からカウント動作
を歩進して１０１００レベルの信号を出力するとＮＡＮ
Ｄゲート５．６から０のレベルの信号が出力され、ＮＯ
Ｒゲート７から１のレベルの信号がＤタイプフリンブフ
ロンプ（以下、 Ｄ−ＦＦと省略する）８とインバータ
１７に加えられる（第５図（ｂ）−■〜■後半参照）。
そこで、前者はリセットパルスとして外部に送出され、
後者はカウンタ１〜４の歩進禁止端子に加えられてカウ
ンタ１〜４０力ウント動作を停止させる。
後者はカウンタ１〜４の歩進禁止端子に加えられてカウ
ンタ１〜４０力ウント動作を停止させる。
尚、クリアパルスが入力されるとこれらのカウンタは初
期状態にセットされ、再び上記の様なカウント動作を開
始する。
期状態にセットされ、再び上記の様なカウント動作を開
始する。
ここで、カウンタは入力クロックの立上り時にカウンタ
のロード端子に定められた時間Ｌレベルの信号が加えら
れると、設定値をロードすることがきる。
のロード端子に定められた時間Ｌレベルの信号が加えら
れると、設定値をロードすることがきる。
しかし、入力するクロックとクリアパルスとは非同期の
ために常に上記の条件を満足するとは限らないので非同
期にてＯにして０からカウント動作をさせ、設定値であ
る１０１０になった時にこれをＮＡＮＤゲートを用いて
検出し、この検出信号をリセットパルスとして外部に送
出する様にしている。
ために常に上記の条件を満足するとは限らないので非同
期にてＯにして０からカウント動作をさせ、設定値であ
る１０１０になった時にこれをＮＡＮＤゲートを用いて
検出し、この検出信号をリセットパルスとして外部に送
出する様にしている。
この為、リセットパルス生成回路の回路規模が大きくな
ると云う問題点がある。
ると云う問題点がある。
上記の問題点は第１図に示すリセットパルス生成回路に
より解決される。３１はクリアパルスをり□ロックに同
期させてロード信号としてカウント手段に加えるクリア
パルス同期手段である。
より解決される。３１はクリアパルスをり□ロックに同
期させてロード信号としてカウント手段に加えるクリア
パルス同期手段である。
本発明はクリアパルス同期手段３１でクリアパルスをク
ロックに同期させることにより、クリアパルス同期手段
の出力パルスをロード信号としてカウンタのロ、−ド端
子に加えることにより設定値をロードさせ、カウンタよ
りのキャリーを用いてリセットパルスを生成する様にし
て回路規模を小さくした。
ロックに同期させることにより、クリアパルス同期手段
の出力パルスをロード信号としてカウンタのロ、−ド端
子に加えることにより設定値をロードさせ、カウンタよ
りのキャリーを用いてリセットパルスを生成する様にし
て回路規模を小さくした。
第２図は本発明の実施例のブロック図、第３図 ′は第
２図の動作説明図で、第３図の左側の符号は第２図中の
同じ符号の部分の波形を示す。尚、全図を通じて同一符
号は同一対象物を示す。又、カウンタｌ〜４． Ｄ−Ｆ
’Ｆ １９．インバータ２０はカウント手段３０の部分
、Ｄ−ＦＦ １８はクリアパルス同期手段３１０部分を
示し、本発明で付加された部分はＤ −Ｆ Ｆ１ａの部
分である。以下、カウンタは１６進カウンタとして第３
図を参照しながら第２図の動作を説明する。
２図の動作説明図で、第３図の左側の符号は第２図中の
同じ符号の部分の波形を示す。尚、全図を通じて同一符
号は同一対象物を示す。又、カウンタｌ〜４． Ｄ−Ｆ
’Ｆ １９．インバータ２０はカウント手段３０の部分
、Ｄ−ＦＦ １８はクリアパルス同期手段３１０部分を
示し、本発明で付加された部分はＤ −Ｆ Ｆ１ａの部
分である。以下、カウンタは１６進カウンタとして第３
図を参照しながら第２図の動作を説明する。
先ず、第３図−■に示すクリアパルスによりカウンタ１
〜４は初期状態にセットされ、 Ｄ−ＦＰ １８の端子
αから例えば１のレベルの信号が出力しているが、この
信号レベルは第３図−■に示すクリアパルスが入力する
と第３図−■に示す様に０になり２次のクロックの立上
り点で１となる。
〜４は初期状態にセットされ、 Ｄ−ＦＰ １８の端子
αから例えば１のレベルの信号が出力しているが、この
信号レベルは第３図−■に示すクリアパルスが入力する
と第３図−■に示す様に０になり２次のクロックの立上
り点で１となる。
即ち、クロックの立上りより前にＤ−ＦＦ １８から０
のレベルの信号が出力されるので、この信号をそれぞれ
のカウンタのロード端子に加えることにより次のクロッ
クの立上り点で例えば０１０１をロードさせることがで
きる。
のレベルの信号が出力されるので、この信号をそれぞれ
のカウンタのロード端子に加えることにより次のクロッ
クの立上り点で例えば０１０１をロードさせることがで
きる。
そこで、クロックが加えられたカウンタｌは０１０１か
らカウント動作を開始し、カウント値が１１１１の時に
キャリーがカウンタ２に加えられるのでカウンタ１，２
が同時に０１０１よりカウント動作を開始するが、これ
を繰り返すことによりカウンタ１〜４が同時に０１０１
よりカウント動作を開始し、カウント値が１１１１の時
カウンタ４からのキャリーがＤ−ＦＰ １９を介してリ
セットパルスとして送出されると共に、インバータ２０
を介してカウンタ１〜４の動作を停止し、入力したクリ
アパルスで上記の動作を繰り返す。尚、０１０１の値は
カウンタの端子とアース及び電源との接続を替えること
により任意に変更可能である。
らカウント動作を開始し、カウント値が１１１１の時に
キャリーがカウンタ２に加えられるのでカウンタ１，２
が同時に０１０１よりカウント動作を開始するが、これ
を繰り返すことによりカウンタ１〜４が同時に０１０１
よりカウント動作を開始し、カウント値が１１１１の時
カウンタ４からのキャリーがＤ−ＦＰ １９を介してリ
セットパルスとして送出されると共に、インバータ２０
を介してカウンタ１〜４の動作を停止し、入力したクリ
アパルスで上記の動作を繰り返す。尚、０１０１の値は
カウンタの端子とアース及び電源との接続を替えること
により任意に変更可能である。
即ち、クロックに同期させたクリアパルスをロード信号
として使用することにより回路規模が小さくなる。
として使用することにより回路規模が小さくなる。
以上詳細に説明した様に本発明によれば回路規模を小さ
くできると云う効果がある。
くできると云う効果がある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図、 第４図は従来例のブロック図、 第５図は第４図の動作説明図を示す。 図において、 ３０はカウント手段、 ３１はクリアパルス同期手段を示す。 争￥＝ｚｔコζ）ヤイＦ１鵬’１ｅ％Ｇ七）茅３ 口
の動作説明図、 第４図は従来例のブロック図、 第５図は第４図の動作説明図を示す。 図において、 ３０はカウント手段、 ３１はクリアパルス同期手段を示す。 争￥＝ｚｔコζ）ヤイＦ１鵬’１ｅ％Ｇ七）茅３ 口
Claims (1)
- 【特許請求の範囲】 複数個のカウンタで構成されるカウント手段（３０）が
入力クロックを所定数だけカウントした出力をリセット
パルスとして送出すると共に、入力した非同期のクリア
パルスを用いて該カウント手段を初期状態にするリセッ
トパルス生成回路において、 該クリアパルスを該クロックに同期させてロード信号と
してカウント手段に加えるクリアパルス同期手段（３１
）を付加したことを特徴とするリセットパルス生成回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29716886A JPS63149916A (ja) | 1986-12-12 | 1986-12-12 | リセツトパルス生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29716886A JPS63149916A (ja) | 1986-12-12 | 1986-12-12 | リセツトパルス生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63149916A true JPS63149916A (ja) | 1988-06-22 |
Family
ID=17843066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29716886A Pending JPS63149916A (ja) | 1986-12-12 | 1986-12-12 | リセツトパルス生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63149916A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100905883B1 (ko) * | 2002-06-29 | 2009-07-03 | 매그나칩 반도체 유한회사 | 리셋 생성 장치 |
-
1986
- 1986-12-12 JP JP29716886A patent/JPS63149916A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100905883B1 (ko) * | 2002-06-29 | 2009-07-03 | 매그나칩 반도체 유한회사 | 리셋 생성 장치 |
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