JPS63143646A - 拡張インデツクスアドレシング方式 - Google Patents
拡張インデツクスアドレシング方式Info
- Publication number
- JPS63143646A JPS63143646A JP29023786A JP29023786A JPS63143646A JP S63143646 A JPS63143646 A JP S63143646A JP 29023786 A JP29023786 A JP 29023786A JP 29023786 A JP29023786 A JP 29023786A JP S63143646 A JPS63143646 A JP S63143646A
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- Japan
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- 238000000034 method Methods 0.000 claims description 16
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000007792 addition Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008685 targeting Effects 0.000 description 1
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- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は拡張インデックスアドレシング方式に関し、特
にベースアドレスとインデックス値とによって命令が対
象とする記憶空間上の領域を指定する拡張インデックス
アドレシング方式に関する。
にベースアドレスとインデックス値とによって命令が対
象とする記憶空間上の領域を指定する拡張インデックス
アドレシング方式に関する。
従来、この種のインデックスアドレシング方式は、ベー
スアドレス記憶手段（一般に、ベースレジスタ）とイン
デックス値記憶手段（一般に、インデックスレジスタ）
とを有していて、両者に格納されている値の和を実効ア
ドレス（ＥｆｆｅｃｔｉｖｅＡ ｄｄｒｅｓｓ）として
いた。
スアドレス記憶手段（一般に、ベースレジスタ）とイン
デックス値記憶手段（一般に、インデックスレジスタ）
とを有していて、両者に格納されている値の和を実効ア
ドレス（ＥｆｆｅｃｔｉｖｅＡ ｄｄｒｅｓｓ）として
いた。
上述した従来のインデックスアドレシング方式は、命令
の対象となる実効アドレスがただ１つに定まるので、記
憶空間上の複数のデータ領域を対象として同一の命令を
実行しようとするとベースアドレスあるいはインデック
ス値を変化させながら同一命令を繰り返し実行しなけれ
ばならず、プログラムが長くかつ複雑なものになるとい
う欠点がある。
の対象となる実効アドレスがただ１つに定まるので、記
憶空間上の複数のデータ領域を対象として同一の命令を
実行しようとするとベースアドレスあるいはインデック
ス値を変化させながら同一命令を繰り返し実行しなけれ
ばならず、プログラムが長くかつ複雑なものになるとい
う欠点がある。
特に、図形処理やＣＡ Ｄ （ＣＯｍｐｕｔｅｒ Ａ
ｉｄｅｄＤｅｓｉｇｎ ）などの応用分野においては、
記憶空間上に１次元あるいは多次元の配列データ領域を
構成してこの領域中の飛び飛びの要素に対して同一処理
を実施することが多いが、このような処理の対象となる
アドレスを一括して生成するアーキテクチャ上の援助は
なく、すべてソフトウェアによって実現しなければなら
なかった。
ｉｄｅｄＤｅｓｉｇｎ ）などの応用分野においては、
記憶空間上に１次元あるいは多次元の配列データ領域を
構成してこの領域中の飛び飛びの要素に対して同一処理
を実施することが多いが、このような処理の対象となる
アドレスを一括して生成するアーキテクチャ上の援助は
なく、すべてソフトウェアによって実現しなければなら
なかった。
本発明の目的は、上述の点に鑑み、同一処理の対象とな
る実効アドレスを一括して生成する拡張インデックスア
ドレシング方式を提供することにある。
る実効アドレスを一括して生成する拡張インデックスア
ドレシング方式を提供することにある。
本発明の拡張インデックスアドレシング方式は、ベース
アドレスとインデックス値とによって命令が対象とする
記憶空間上の領域を指定するインデックスアドレシング
方式において、前記ベースアドレスを保持するベースア
ドレス保持手段と、係数値を保持する１つ以上の係数値
保持手段と、すべての数値の絶対値が前記命令によって
指定されるインデックス上限値（０以上の整数）以下で
ありかつ少なくとも１つの数値の絶対値が前記命令によ
って指定されるインデックス下限値（０以上でかつイン
デックス上限値以下である整数）以上であるような数値
でなる前記係数値保持手段の個数と同数のインデックス
値の組のずべての順列を発生するインデックス値順列発
生手段と、前記インデックス値順列発生手段により発生
されたインデックス値の順列ヘクトルと前記係数値保持
手段に保持されている係数値の係数値ベクトルとの内積
を前記ベースアドレス保持手段中に保持されている前記
ベースアドレスに加えた値を前記命令の操作対象を示す
実効アドレスとして生成する実効アドレス生成手段とを
有する。
アドレスとインデックス値とによって命令が対象とする
記憶空間上の領域を指定するインデックスアドレシング
方式において、前記ベースアドレスを保持するベースア
ドレス保持手段と、係数値を保持する１つ以上の係数値
保持手段と、すべての数値の絶対値が前記命令によって
指定されるインデックス上限値（０以上の整数）以下で
ありかつ少なくとも１つの数値の絶対値が前記命令によ
って指定されるインデックス下限値（０以上でかつイン
デックス上限値以下である整数）以上であるような数値
でなる前記係数値保持手段の個数と同数のインデックス
値の組のずべての順列を発生するインデックス値順列発
生手段と、前記インデックス値順列発生手段により発生
されたインデックス値の順列ヘクトルと前記係数値保持
手段に保持されている係数値の係数値ベクトルとの内積
を前記ベースアドレス保持手段中に保持されている前記
ベースアドレスに加えた値を前記命令の操作対象を示す
実効アドレスとして生成する実効アドレス生成手段とを
有する。
本発明の拡張インデックスアドレシング方式では、ベー
スアドレス保持手段がベースアドレスを保持し、１つ以
上の係数値保持手段が係数値を保持し、インデックス値
順列発生手段がすべての数値の絶対値が命令によって指
定されるインデックス上限値（０以上の整数）以下であ
りかつ少なくとも１つの数値の絶対値が命令によって指
定されるインデックス下限値（０以上でかつインデック
ス上限値以下である整数）以上であるような数値でなる
係数値保持手段の個数と同数のインデックス値の組のす
べての順列を発生し、実効アドレス生成手段がインデッ
クス値順列発生手段により発生されたインデックス値の
順列ベクトルと係数値保持手段に保持されている係数値
の係数値ベクトルとの内積をベースアドレス保持手段中
に保持されているベースアドレスに加えた値を命令の操
作対象を示す実効アドレスとして生成する。
スアドレス保持手段がベースアドレスを保持し、１つ以
上の係数値保持手段が係数値を保持し、インデックス値
順列発生手段がすべての数値の絶対値が命令によって指
定されるインデックス上限値（０以上の整数）以下であ
りかつ少なくとも１つの数値の絶対値が命令によって指
定されるインデックス下限値（０以上でかつインデック
ス上限値以下である整数）以上であるような数値でなる
係数値保持手段の個数と同数のインデックス値の組のす
べての順列を発生し、実効アドレス生成手段がインデッ
クス値順列発生手段により発生されたインデックス値の
順列ベクトルと係数値保持手段に保持されている係数値
の係数値ベクトルとの内積をベースアドレス保持手段中
に保持されているベースアドレスに加えた値を命令の操
作対象を示す実効アドレスとして生成する。
次に、本発明について図面を参照して詳細に説明する。
第１図は、本発明の一実施例の拡張インデックスアドレ
シング方式が適用された実効アドレス生成機構を示す構
成図である。この実効アドレス生成機構１は、２次元配
列データを対象とする実効アドレスを生成するものであ
って、インデックス値順列発生手段１０と、ベースアド
レス保持手段１１と、２個の係数値保持手段１２と、２
個の乗算器１３と、加算器１４とを含んで構成されてい
る。
シング方式が適用された実効アドレス生成機構を示す構
成図である。この実効アドレス生成機構１は、２次元配
列データを対象とする実効アドレスを生成するものであ
って、インデックス値順列発生手段１０と、ベースアド
レス保持手段１１と、２個の係数値保持手段１２と、２
個の乗算器１３と、加算器１４とを含んで構成されてい
る。
インデックス値順列発生手段１０は、２個の加算カラン
多１６と、インデックス上限値Ｕより大きい絶対値のイ
ンデックス値の発生を制限するだめの２個のゲート１７
と、少なくとも一方の値がインデックス下限値しより小
さい絶対値となるインデックス値の発生を制限するため
の２個のゲート１８とを含んで構成されている。
多１６と、インデックス上限値Ｕより大きい絶対値のイ
ンデックス値の発生を制限するだめの２個のゲート１７
と、少なくとも一方の値がインデックス下限値しより小
さい絶対値となるインデックス値の発生を制限するため
の２個のゲート１８とを含んで構成されている。
インデックス値順列発生手段１０は、命令語１５によっ
て指定されるインデックス上限値Ｕ（０以上の整数）お
よびインデックス下限値Ｌ（０以上でかつインデックス
上限値Ｕ以下である整数）とに従って２個の加算カウン
タ１６のインデックス値ｘ１およびｘ２の絶対値がとも
にインデックス上限値Ｕ以下で、かつインデックス値ｘ
１およびｘ２の少なくとも一方の絶対値がインデックス
下限値り以上であるようなインデックス値ｘ、およびｘ
２の順列をすべて発生するようになっている。
て指定されるインデックス上限値Ｕ（０以上の整数）お
よびインデックス下限値Ｌ（０以上でかつインデックス
上限値Ｕ以下である整数）とに従って２個の加算カウン
タ１６のインデックス値ｘ１およびｘ２の絶対値がとも
にインデックス上限値Ｕ以下で、かつインデックス値ｘ
１およびｘ２の少なくとも一方の絶対値がインデックス
下限値り以上であるようなインデックス値ｘ、およびｘ
２の順列をすべて発生するようになっている。
なお、記憶空間のアドレスは、ビットアドレシング方式
でもバイトアドレシング方式でもワードアドレシング方
式でもよいが、ここでは各ビット毎にアドレス値がふら
れているビットアドレシング方式が採用されているもの
とする。
でもバイトアドレシング方式でもワードアドレシング方
式でもよいが、ここでは各ビット毎にアドレス値がふら
れているビットアドレシング方式が採用されているもの
とする。
次に、このように構成された本実施例の拡張インデック
スアドレシング方式の動作について説明する。
スアドレシング方式の動作について説明する。
まず、拡張インデックスアドレシング方式を使用する命
令に先立ち、別に用意されたアドレス値設定命令および
数値設定命令によってベースアドレスＢならびに係数値
Ｃ１およびＣ２をヘースアドレス保持手段１１および係
数値保持手段１２にそれぞれ設定する。
令に先立ち、別に用意されたアドレス値設定命令および
数値設定命令によってベースアドレスＢならびに係数値
Ｃ１およびＣ２をヘースアドレス保持手段１１および係
数値保持手段１２にそれぞれ設定する。
例えば、第２図に示すように、アドレス値設定命令によ
りベースアドレスＢとして１０００番地（１０進）が、
数値設定命令により係数値Ｃ，として２２、係数値Ｃ２
として２（ともに１０進）がそれぞれ設定されたものと
する。
りベースアドレスＢとして１０００番地（１０進）が、
数値設定命令により係数値Ｃ，として２２、係数値Ｃ２
として２（ともに１０進）がそれぞれ設定されたものと
する。
次に、本実施例の拡張インデックスアドレシング方式を
使用する命令語１５が実行される。ここで、命令によっ
て指定されるインデックス上限値Ｕを２、インデックス
下限値りを１とすれば、インデックス値順列発生手段１
０によって発生されるインデックス値ｘ１およびｘ２の
組（ｘ＋、ｘ２）は、（−２，−２）、（−２，−１）
、（−２，Ｏ）、（−２，１）、（−２，２）。
使用する命令語１５が実行される。ここで、命令によっ
て指定されるインデックス上限値Ｕを２、インデックス
下限値りを１とすれば、インデックス値順列発生手段１
０によって発生されるインデックス値ｘ１およびｘ２の
組（ｘ＋、ｘ２）は、（−２，−２）、（−２，−１）
、（−２，Ｏ）、（−２，１）、（−２，２）。
（−１，−２）、（−Ｌ−１）、（−１，Ｏ）、（−１
，１）、（−１，２）。
，１）、（−１，２）。
（−０，−２）、（−０，−１）、 （−０，
１）、（−０，２）。
１）、（−０，２）。
（１，−２）、（Ｌ−１）、（１，Ｏ）、（１，１）、
（１，２）。
（１，２）。
（２，−２）、（２，−１）、（２，Ｏ）、（２，ＬＬ
（２，２）の２４通りとなり、係数値保持手段１２中に
保持されている係数値の組（Ｃ，、Ｃ２）、すなわち（
２２゜２）との内積Ｃ１Ｘ＋ ＋Ｃ２ｘ２は、−４８
，−４６，−４４，−４２，−４０゜−２６，−２４，
−２２，−２０，−１８゜−４，−２，＋２．＋４゜ ＋１８． ＋２０． ＋２２． ＋２４． ＋
２６゜＋４０． ＋４２． ＋４４． ＋４６．
＋４８の２４通りとなる。
（２，２）の２４通りとなり、係数値保持手段１２中に
保持されている係数値の組（Ｃ，、Ｃ２）、すなわち（
２２゜２）との内積Ｃ１Ｘ＋ ＋Ｃ２ｘ２は、−４８
，−４６，−４４，−４２，−４０゜−２６，−２４，
−２２，−２０，−１８゜−４，−２，＋２．＋４゜ ＋１８． ＋２０． ＋２２． ＋２４． ＋
２６゜＋４０． ＋４２． ＋４４． ＋４６．
＋４８の２４通りとなる。
これらの値をベースアドレスＢである１０００番地に加
えた値は、 ９５２、 ９５４． ９５６． ９５８． ９６０゜９
７４、 ９７６、 ９７８． ９８０． ９９２゜９９
６．９９８． １００２，１００４゜１０１Ｂ、
１０２０．１０２２．１０２４．１０２６゜１０４０
、１０４２．１０４４．１０４６．１０４８となり、こ
れらの値が実効アドレスとして実効アドレス生成機構１
から出力され、これらの実効アドレスで指定されるすべ
ての領域が命令語１５の操作対象となる。
えた値は、 ９５２、 ９５４． ９５６． ９５８． ９６０゜９
７４、 ９７６、 ９７８． ９８０． ９９２゜９９
６．９９８． １００２，１００４゜１０１Ｂ、
１０２０．１０２２．１０２４．１０２６゜１０４０
、１０４２．１０４４．１０４６．１０４８となり、こ
れらの値が実効アドレスとして実効アドレス生成機構１
から出力され、これらの実効アドレスで指定されるすべ
ての領域が命令語１５の操作対象となる。
第２図は、上述した２４個の実効アドレスの記憶空間上
での位置を示したものである。ソフトウェアが９００番
地から始まる２４２ビツトを１１行１１列で各要素２ビ
ツトの２次元配列データ領域として利用しているものと
すれば、本実施例の拡張インデックスアドレシング方式
で使用する命令が対象としている領域は、ベースアドレ
スＢである１０００番地を中心とする斜線で示した正方
形の周縁帯状領域であることがわかる。
での位置を示したものである。ソフトウェアが９００番
地から始まる２４２ビツトを１１行１１列で各要素２ビ
ツトの２次元配列データ領域として利用しているものと
すれば、本実施例の拡張インデックスアドレシング方式
で使用する命令が対象としている領域は、ベースアドレ
スＢである１０００番地を中心とする斜線で示した正方
形の周縁帯状領域であることがわかる。
このように本実施例では、２個の係数値保持手段１２に
配列の１要素の長さと１行の長さとを保持させることに
よって、任意のベースアドレスＢを中心とした２次元配
列上の正方形の周縁帯状領域を１命令の操作対象領域と
することができる。
配列の１要素の長さと１行の長さとを保持させることに
よって、任意のベースアドレスＢを中心とした２次元配
列上の正方形の周縁帯状領域を１命令の操作対象領域と
することができる。
以上、本発明の一実施例について説明したが、本発明の
拡張インデックスアドレシング方式がこの実施例に限定
されないことは明らかである。特に、係数値保持手段１
２の個数は２個に限るものではなく１個でも３個以上で
もよい。この係数値保持手段１２の個数に応じてインデ
ックス値順列を構成するインデックス値の個数も増減さ
れ、記憶空間上に構成された１次元および３次元以上の
配列データ領域も対象とすることができる。−例として
、係数値保持手段を３個とし、ベースアドレスを１２５
４番地、３つの係数値を１．４および２４、命令によっ
て指定されるインデックス上限値およびインデックス下
限値をともに１とした場合の１２００番地から始まる要
素長１．４行６列５層の３次元配列上の対象領域を第３
図上に斜線で示した。
拡張インデックスアドレシング方式がこの実施例に限定
されないことは明らかである。特に、係数値保持手段１
２の個数は２個に限るものではなく１個でも３個以上で
もよい。この係数値保持手段１２の個数に応じてインデ
ックス値順列を構成するインデックス値の個数も増減さ
れ、記憶空間上に構成された１次元および３次元以上の
配列データ領域も対象とすることができる。−例として
、係数値保持手段を３個とし、ベースアドレスを１２５
４番地、３つの係数値を１．４および２４、命令によっ
て指定されるインデックス上限値およびインデックス下
限値をともに１とした場合の１２００番地から始まる要
素長１．４行６列５層の３次元配列上の対象領域を第３
図上に斜線で示した。
このように、３次元以上においては、ベースアドレスを
中心とした立方体の殻状領域が１命令の操作対象となる
。
中心とした立方体の殻状領域が１命令の操作対象となる
。
以上説明したように本発明は、命令によって指定された
範囲のインデックス値の組を一括して同一命令の実効ア
ドレスの生成に使用することにより、記憶空間上に構成
された配列データ領域の任意の要素を中心とする正方形
の周縁帯状領域（１次元においては数直線上の区間領域
、３次元以上においては立方体殻状領域）に対する同一
処理を一括して実施することができ、プログラムが短く
単純になるという効果がある。
範囲のインデックス値の組を一括して同一命令の実効ア
ドレスの生成に使用することにより、記憶空間上に構成
された配列データ領域の任意の要素を中心とする正方形
の周縁帯状領域（１次元においては数直線上の区間領域
、３次元以上においては立方体殻状領域）に対する同一
処理を一括して実施することができ、プログラムが短く
単純になるという効果がある。
第１図は本発明の一実施例を示す図、
第２図は本実施例の拡張インデックスアドレシング方式
によって生成される実効アドレスの対象領域の一例を示
す図、 第３図は第１図に示した実施例とは異なる本発明の他の
実施例を用いて生成される実効アドレスの対象領域の一
例を示す図である。 図において、 ■・・・実効アドレス生成機構、 ＩＯ・・・インデックス値順列発生手段、１１・・・ベ
ースアドレス保持手段、 １２・・・係数値保持手段、 １３・・・乗算器、 １４・・・加算器、 Ｉ５・・・命令語、 １６・・・加算カウンタ、 １７、１８・ゲートである。
によって生成される実効アドレスの対象領域の一例を示
す図、 第３図は第１図に示した実施例とは異なる本発明の他の
実施例を用いて生成される実効アドレスの対象領域の一
例を示す図である。 図において、 ■・・・実効アドレス生成機構、 ＩＯ・・・インデックス値順列発生手段、１１・・・ベ
ースアドレス保持手段、 １２・・・係数値保持手段、 １３・・・乗算器、 １４・・・加算器、 Ｉ５・・・命令語、 １６・・・加算カウンタ、 １７、１８・ゲートである。
Claims (1)
- 【特許請求の範囲】 ベースアドレスとインデックス値とによって命令が対象
とする記憶空間上の領域を指定するインデックスアドレ
シング方式において、 前記ベースアドレスを保持するベースアドレス保持手段
と、 係数値を保持する１つ以上の係数値保持手段と、すべて
の数値の絶対値が前記命令によって指定されるインデッ
クス上限値（０以上の整数）以下でありかつ少なくとも
１つの数値の絶対値が前記命令によって指定されるイン
デックス下限値（０以上でかつインデックス上限値以下
である整数）以上であるような数値でなる前記係数値保
持手段の個数と同数のインデックス値の組のすべての順
列を発生するインデックス値順列発生手段と、前記イン
デックス値順列発生手段により発生されたインデックス
値の順列ベクトルと前記係数値保持手段に保持されてい
る係数値の係数値ベクトルとの内積を前記ベースアドレ
ス保持手段中に保持されている前記ベースアドレスに加
えた値を前記命令の操作対象を示す実効アドレスとして
生成する実効アドレス生成手段と、 を有することを特徴とする拡張インデックスアドレシン
グ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290237A JPH0621996B2 (ja) | 1986-12-05 | 1986-12-05 | 拡張インデツクスアドレシング方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290237A JPH0621996B2 (ja) | 1986-12-05 | 1986-12-05 | 拡張インデツクスアドレシング方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63143646A true JPS63143646A (ja) | 1988-06-15 |
| JPH0621996B2 JPH0621996B2 (ja) | 1994-03-23 |
Family
ID=17753531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61290237A Expired - Lifetime JPH0621996B2 (ja) | 1986-12-05 | 1986-12-05 | 拡張インデツクスアドレシング方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621996B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54161847A (en) * | 1978-06-13 | 1979-12-21 | Sanyo Electric Co Ltd | Effective address calculation mechanism for memory of information processor |
| JPS5677963A (en) * | 1979-11-27 | 1981-06-26 | Mitsubishi Electric Corp | Address generating circuit |
-
1986
- 1986-12-05 JP JP61290237A patent/JPH0621996B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54161847A (en) * | 1978-06-13 | 1979-12-21 | Sanyo Electric Co Ltd | Effective address calculation mechanism for memory of information processor |
| JPS5677963A (en) * | 1979-11-27 | 1981-06-26 | Mitsubishi Electric Corp | Address generating circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0621996B2 (ja) | 1994-03-23 |
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