JPS6314265A - デ−タ転送制御方式 - Google Patents
デ−タ転送制御方式Info
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- JPS6314265A JPS6314265A JP15711986A JP15711986A JPS6314265A JP S6314265 A JPS6314265 A JP S6314265A JP 15711986 A JP15711986 A JP 15711986A JP 15711986 A JP15711986 A JP 15711986A JP S6314265 A JPS6314265 A JP S6314265A
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- Pending
Links
- 230000004044 response Effects 0.000 claims abstract description 41
- 230000002093 peripheral effect Effects 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/30—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal with priority control
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、同一データハスに接続きれた記憶装置や入出
力装置等の周辺装置間で直接データの転送を行う際のデ
ータ転送制御方式に関するものである。
力装置等の周辺装置間で直接データの転送を行う際のデ
ータ転送制御方式に関するものである。
（ロ） 従来の技術
従来からＣＰＵの介在なしに、同一バスに接続された複
数の周辺装置間で直接データの転送２行う、所謂ＤＭＡ
転送が行なわれている。この場合、システムバスはＤＭ
Ａコントローラ（アルいはＣＰＵ）等のバスマスタによ
って制御される。
数の周辺装置間で直接データの転送２行う、所謂ＤＭＡ
転送が行なわれている。この場合、システムバスはＤＭ
Ａコントローラ（アルいはＣＰＵ）等のバスマスタによ
って制御される。
またバススレーブである周辺装置からは、バスマスクか
らの信号に対する応答信号（読出しあるいは書込み動作
の完了を示す）が専用の応答信号線に出力され、バスマ
スタがこの信号を受けとって、そのバスサイクルを完結
するよう制御している。尚、バスサイクルが完結しない
と、そのシステムの動作が進行しなくなってしまい、不
都合な状態に陥る。
らの信号に対する応答信号（読出しあるいは書込み動作
の完了を示す）が専用の応答信号線に出力され、バスマ
スタがこの信号を受けとって、そのバスサイクルを完結
するよう制御している。尚、バスサイクルが完結しない
と、そのシステムの動作が進行しなくなってしまい、不
都合な状態に陥る。
例えば、インテルマルチパスＩＥＥＥ−７９６バスを用
いたシステムで、データバスに接続きれた記憶装置と入
出力装置との間で直接データの転送を行う場合には、デ
ータ読出し命令に対するデータ出力側の装置からのデー
タバスへのデータ出力動作完了を示す応答信号と、デー
タ書込み命令に対するデータ入力端の装置からのデータ
バス上のデータ入力動作完了を示す応答信号が必要とな
る。しかし、ＩＥＥＥ−７９６パスでは、応答信号線Ｘ
ＡＣＫは１本しか設けられていないため、上記した２つ
の応答信号を同時に発生許せることはできなかった。こ
のため、周辺装置間でのデータ転送は、データ読出しサ
イクルとデータ書込みサイクルとを別々のサイクルで行
う必要があり、１回のデータ転送く転送動作の完結まで
）に２サイクル分の時間を要していた。
いたシステムで、データバスに接続きれた記憶装置と入
出力装置との間で直接データの転送を行う場合には、デ
ータ読出し命令に対するデータ出力側の装置からのデー
タバスへのデータ出力動作完了を示す応答信号と、デー
タ書込み命令に対するデータ入力端の装置からのデータ
バス上のデータ入力動作完了を示す応答信号が必要とな
る。しかし、ＩＥＥＥ−７９６パスでは、応答信号線Ｘ
ＡＣＫは１本しか設けられていないため、上記した２つ
の応答信号を同時に発生許せることはできなかった。こ
のため、周辺装置間でのデータ転送は、データ読出しサ
イクルとデータ書込みサイクルとを別々のサイクルで行
う必要があり、１回のデータ転送く転送動作の完結まで
）に２サイクル分の時間を要していた。
また、読出しサイクルにおいて出力されるデータ出力動
作完了を示す応答侶号発生後に、データ入力側の装置が
データ書込みに必要な一定時間データを確保するように
しておけば、１つのサイクルで、データ転送が可能とな
るが、データ書込みに必要な時間が周辺装置毎に異なる
と、最も遅いものに合わせて時間の設定がされるので、
無駄な時間を必要とし効率的に高速なデータ転送がされ
ない。
作完了を示す応答侶号発生後に、データ入力側の装置が
データ書込みに必要な一定時間データを確保するように
しておけば、１つのサイクルで、データ転送が可能とな
るが、データ書込みに必要な時間が周辺装置毎に異なる
と、最も遅いものに合わせて時間の設定がされるので、
無駄な時間を必要とし効率的に高速なデータ転送がされ
ない。
（ハ）発明が解決しようとする問題点
上述のように、従来のものでは応答信号線ＸＡＣＫは１
本しか設けられていないので、周辺装置間で直接データ
の転送を行う際に、２サイクル分の時間を必要とする等
、高速化が妨げられていた。本発明は、この点を解消し
た、周辺装置間での直接データの転送が高速で行える制
御方式を提供するものである。
本しか設けられていないので、周辺装置間で直接データ
の転送を行う際に、２サイクル分の時間を必要とする等
、高速化が妨げられていた。本発明は、この点を解消し
た、周辺装置間での直接データの転送が高速で行える制
御方式を提供するものである。
く二）問題点を解決するための手段
本発明は、同一データパスに複数接続された周辺装置間
で、転送制御手段により直接データの転送を行うデータ
転送制御方式において、データの入力あるいは出力動作
の完了を示す周辺ＧＷからの応答信号を伝達するための
応答信号線を２本設け、前記転送制御手段は、前記応答
信号線のうち一方の応答信号線に出力されるデータ出力
側の周辺装置からのデータ出力動作の完了を示す出力応
答３号と、他方の応答信号線に出力されるデータ入力側
の周辺装置からのデータ入力動作の完了を示す入力応答
信号の２応答信号の検知によりデータ転送のサイクルを
完結するものである。
で、転送制御手段により直接データの転送を行うデータ
転送制御方式において、データの入力あるいは出力動作
の完了を示す周辺ＧＷからの応答信号を伝達するための
応答信号線を２本設け、前記転送制御手段は、前記応答
信号線のうち一方の応答信号線に出力されるデータ出力
側の周辺装置からのデータ出力動作の完了を示す出力応
答３号と、他方の応答信号線に出力されるデータ入力側
の周辺装置からのデータ入力動作の完了を示す入力応答
信号の２応答信号の検知によりデータ転送のサイクルを
完結するものである。
（ホ）作用
応答信°傍線を２本設けているので、データ出力動作の
完了を示す応答２号と、データ入力動作の完了を示す応
答信号を同時に発生することができ、１サイクルでデー
タ転送動作を完結させることが可能となる。
完了を示す応答２号と、データ入力動作の完了を示す応
答信号を同時に発生することができ、１サイクルでデー
タ転送動作を完結させることが可能となる。
（へ）実施例
第１図は本発明に係る一実施例の概略構成図である。（
１）はアドレスバス、（２）はデータバスで、これらパ
ス（１）（２）には、通常このシステムのバスマスタと
なるＣＰＵ（３）、ＤＭＡ転送時にバスマスクとなり、
転送制御を司るＤＭＡコントローラく４）、パススレー
ブとしての第１、第２人出力装置（５）（６）および記
憶装置（７）が接読されＸＡＣＫ２、およびＸＡＣＫＩ
はコントロールラインで、順に記憶袋！（７）からのデ
ータ読出し、記憶装置く７）へのデータ書込み、入出力
装置からのデータ読出し、入出力装置へのデータ書込み
命令の信号を伝達する。そしてＸＡＣＫ２およびＸＡＣ
ＫＩは、ともにデータの入出力動作の完了を示す応答信
号を表す。
１）はアドレスバス、（２）はデータバスで、これらパ
ス（１）（２）には、通常このシステムのバスマスタと
なるＣＰＵ（３）、ＤＭＡ転送時にバスマスクとなり、
転送制御を司るＤＭＡコントローラく４）、パススレー
ブとしての第１、第２人出力装置（５）（６）および記
憶装置（７）が接読されＸＡＣＫ２、およびＸＡＣＫＩ
はコントロールラインで、順に記憶袋！（７）からのデ
ータ読出し、記憶装置く７）へのデータ書込み、入出力
装置からのデータ読出し、入出力装置へのデータ書込み
命令の信号を伝達する。そしてＸＡＣＫ２およびＸＡＣ
ＫＩは、ともにデータの入出力動作の完了を示す応答信
号を表す。
（８）はＸＡＣＫＩ、Ｘ Ａ ＣＫ ２ 侶％ ヲ２
ｉｔ テ転送動作を制御する応答信号制御回路で、ＸＡ
ＣＫｌ、ＸＡＣＫ２侶号を反転する２つのインバータ＜
８１）（８２）と、第１、第２人出力装置（５）（’６
）に書込み動作のタイミングを与えるためのＮＯＲゲー
ト（８３）＜８４＞と、転送動作を完結させるＲＥＡＤ
Ｙ信号を作る２つのＡＮＤゲート（８５）（８７）およ
びＯＲゲート（８６）から成る。
ｉｔ テ転送動作を制御する応答信号制御回路で、ＸＡ
ＣＫｌ、ＸＡＣＫ２侶号を反転する２つのインバータ＜
８１）（８２）と、第１、第２人出力装置（５）（’６
）に書込み動作のタイミングを与えるためのＮＯＲゲー
ト（８３）＜８４＞と、転送動作を完結させるＲＥＡＤ
Ｙ信号を作る２つのＡＮＤゲート（８５）（８７）およ
びＯＲゲート（８６）から成る。
（５１）（６１）は夫々ＩＯＷ信号とＮＯＲゲート（８
３）あるいは（８４）からの信号とにより第１あるいは
第２人出力装置（５）、（６）にデータ書込みのタイミ
ングを与えるＯＲゲート、（７１）はＭ Ｅ Ｍ Ｗ信
号とＸＡＣＫ２信号から記憶装置（７）にデータ書込み
のタイミングを与えるＯＲゲートである。
３）あるいは（８４）からの信号とにより第１あるいは
第２人出力装置（５）、（６）にデータ書込みのタイミ
ングを与えるＯＲゲート、（７１）はＭ Ｅ Ｍ Ｗ信
号とＸＡＣＫ２信号から記憶装置（７）にデータ書込み
のタイミングを与えるＯＲゲートである。
さて、記憶装置（７）のデータを第１人出力装置（５）
（以下入出力装置と称する）に転送する場合について、
第２図のタイムチャートを参照しつつ説明する。
（以下入出力装置と称する）に転送する場合について、
第２図のタイムチャートを参照しつつ説明する。
まず入出力装置（５）からデータ転送の要求ＤＲＥＱＩ
信号がＤＭＡコントローラ（４）に入力きれると、該Ｄ
ＭＡコントローラ（４）はバスマスタとして起動するこ
とを示すＡＥＮ信号と、ＤＲＥＱ１に対する応答ＤＡＣ
ＫＩ侶号を発侶号るとともに、記憶装置く７）にＭＥＭ
Ｒ侶号を侶号出力装置（５）にＩＯＷ信号を送る。記憶
装置（７）はＭＥＭＲ信号からアクセスタイムを経てデ
ータバス（２）上にデータを出力し、データバス（２）
上にデータが確立する所定時間後にＸＡＣＫＩ信号を発
生する。インバータ（８１）およびＮＯＲゲート（８３
）によりＸＡＣＫ１信号の発生するタイミングで、ＩＯ
Ｗ信号を入力しているＯＲゲート（５１）の出力Ａが“
Ｈ”から“Ｌ １１状態となり、入出力装置！（５）は
データバス（２）からデータの書込みを行う。該入出力
装置（５）ではデータの書込み動作（入力動作）が完了
すると、ＸＡＣＫ２信号を発生する。応答３号制御Ｉｇ
ｌ路（８ンでは、ＸＡＣにｌ、ＸＡＵ入２信号夫々を検
知し、Ａ Ｅ Ｎ ＜ｇ号とともに、３つの侶号が揃う
ことによりＡＮＤゲート（８７）からＲＥＡＤＹＩ！ｒ
号ｔＤＭＡコントローラ（４）に入力し、該コントロー
ラ（４）に１回のデータ転送のサイクルを完結きせる。
信号がＤＭＡコントローラ（４）に入力きれると、該Ｄ
ＭＡコントローラ（４）はバスマスタとして起動するこ
とを示すＡＥＮ信号と、ＤＲＥＱ１に対する応答ＤＡＣ
ＫＩ侶号を発侶号るとともに、記憶装置く７）にＭＥＭ
Ｒ侶号を侶号出力装置（５）にＩＯＷ信号を送る。記憶
装置（７）はＭＥＭＲ信号からアクセスタイムを経てデ
ータバス（２）上にデータを出力し、データバス（２）
上にデータが確立する所定時間後にＸＡＣＫＩ信号を発
生する。インバータ（８１）およびＮＯＲゲート（８３
）によりＸＡＣＫ１信号の発生するタイミングで、ＩＯ
Ｗ信号を入力しているＯＲゲート（５１）の出力Ａが“
Ｈ”から“Ｌ １１状態となり、入出力装置！（５）は
データバス（２）からデータの書込みを行う。該入出力
装置（５）ではデータの書込み動作（入力動作）が完了
すると、ＸＡＣＫ２信号を発生する。応答３号制御Ｉｇ
ｌ路（８ンでは、ＸＡＣにｌ、ＸＡＵ入２信号夫々を検
知し、Ａ Ｅ Ｎ ＜ｇ号とともに、３つの侶号が揃う
ことによりＡＮＤゲート（８７）からＲＥＡＤＹＩ！ｒ
号ｔＤＭＡコントローラ（４）に入力し、該コントロー
ラ（４）に１回のデータ転送のサイクルを完結きせる。
即ちデータ転送動作は１サイクルで完結することができ
、高速なデータ転送がなされる。
、高速なデータ転送がなされる。
次に入出力装置（５）のデータを記憶装置（７）に転送
する場合につい１第３図に示すタイムチャートを参照し
つつ説明する。
する場合につい１第３図に示すタイムチャートを参照し
つつ説明する。
前述と同様に、入出力Ｉｆ（５）からデータ転送の要求
ＤＲＥＱ１信号がＤＭＡコントローラ（４）に入力され
ると、該ＤＭＡコントローラ（４）はＡＥＮ侶号侶号Ａ
ＣＫＩ信号を発生し、入出力装置（５）にｌｏＲＧ号を
、記憶装置（７ンにＭ Ｅ Ｍ Ｗ７号を送る。入出力
装置く５）はｌｏＲＧ号を受けてデータバス（２）上に
データを出力し、データバス（２）上にデータが確立す
る所定時間後にＸＡＣＫ２を発生する。ＸＡＣＫ２侶号
の発侶号よりＭ ＥＭｗｆｉ号を入力しているＯＲゲー
ト（７１）の出力Ｂは“Ｈ”から“Ｌ”状態となり、記
憶装置（７）はデータバス（２）からデータの書込みを
行う、該記憶装置（７）はデータの書込み動作が完了す
るとＸＡＣＫ１＠号を発生する。そしてＸＡｃＫ１、Ｘ
Ａ ＣＫ ２ Ｍ号により応答信号制御回路（８ンから
ＲＥＡＤＹ信号がＤＭＡコントローラ（４）に入力すれ
て、該コントローラ（４）はデータ転送サイクルを完結
させる。
ＤＲＥＱ１信号がＤＭＡコントローラ（４）に入力され
ると、該ＤＭＡコントローラ（４）はＡＥＮ侶号侶号Ａ
ＣＫＩ信号を発生し、入出力装置（５）にｌｏＲＧ号を
、記憶装置（７ンにＭ Ｅ Ｍ Ｗ７号を送る。入出力
装置く５）はｌｏＲＧ号を受けてデータバス（２）上に
データを出力し、データバス（２）上にデータが確立す
る所定時間後にＸＡＣＫ２を発生する。ＸＡＣＫ２侶号
の発侶号よりＭ ＥＭｗｆｉ号を入力しているＯＲゲー
ト（７１）の出力Ｂは“Ｈ”から“Ｌ”状態となり、記
憶装置（７）はデータバス（２）からデータの書込みを
行う、該記憶装置（７）はデータの書込み動作が完了す
るとＸＡＣＫ１＠号を発生する。そしてＸＡｃＫ１、Ｘ
Ａ ＣＫ ２ Ｍ号により応答信号制御回路（８ンから
ＲＥＡＤＹ信号がＤＭＡコントローラ（４）に入力すれ
て、該コントローラ（４）はデータ転送サイクルを完結
させる。
（ト）発明の効果
以北の説明から明らかな如く、本発明ではＸＡＣＫＩ、
ＸＡＣＫ２の２つの応答信号線を設けることで、データ
出力動作および読出し動作に対する完了の応答信号を同
時に発生できる。この２つの応答信号を検知することで
、１サイクルでデータ転送動作の完結がされるので、無
駄な時間を費やすことなく効率的に、高速なデータ転送
を行える。
ＸＡＣＫ２の２つの応答信号線を設けることで、データ
出力動作および読出し動作に対する完了の応答信号を同
時に発生できる。この２つの応答信号を検知することで
、１サイクルでデータ転送動作の完結がされるので、無
駄な時間を費やすことなく効率的に、高速なデータ転送
を行える。
第１図は本発明に係る一実施例の概略構成図、第２図、
第３図は動作説明のためのタイムチャートである。 （２）・・・データバス、（４）・・・ＤＭＡコント・
ローラ（転送制御手段）、（５）・・・第２人出力装置
ｌ＜周辺装置〉、（６）・・・第２人出力装置（周辺装
置）、（７）・・・記憶装置（周辺装置）、（８）・・
・応答信号制御回路、ＸＡＣＫＩ、Ｘ Ａ ＣＫ ２−
・・応答舊傍線。
第３図は動作説明のためのタイムチャートである。 （２）・・・データバス、（４）・・・ＤＭＡコント・
ローラ（転送制御手段）、（５）・・・第２人出力装置
ｌ＜周辺装置〉、（６）・・・第２人出力装置（周辺装
置）、（７）・・・記憶装置（周辺装置）、（８）・・
・応答信号制御回路、ＸＡＣＫＩ、Ｘ Ａ ＣＫ ２−
・・応答舊傍線。
Claims (1)
- １）同一データバスに複数接続された周辺装置間で、転
送制御手段により直接データの転送を行うデータ転送制
御方式において、データの入力あるいは出力動作の完了
を示す周辺装置からの応答信号を伝達するための応答信
号線を２本設け、前記転送制御手段は、前記応答信号線
のうち一方の応答信号線に出力されるデータ出力側の周
辺装置からのデータ出力動作の完了を示す出力応答信号
と、他方の応答信号線に出力されるデータ入力側の周辺
装置からのデータ入力動作の完了を示す入力応答信号の
２応答信号の検知によりデータ転送のサイクルを完結す
ることを特徴とするデータ転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15711986A JPS6314265A (ja) | 1986-07-03 | 1986-07-03 | デ−タ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15711986A JPS6314265A (ja) | 1986-07-03 | 1986-07-03 | デ−タ転送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6314265A true JPS6314265A (ja) | 1988-01-21 |
Family
ID=15642629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15711986A Pending JPS6314265A (ja) | 1986-07-03 | 1986-07-03 | デ−タ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6314265A (ja) |
-
1986
- 1986-07-03 JP JP15711986A patent/JPS6314265A/ja active Pending
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