JPS63139649U - - Google Patents

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JPS63139649U
JPS63139649U JP3217787U JP3217787U JPS63139649U JP S63139649 U JPS63139649 U JP S63139649U JP 3217787 U JP3217787 U JP 3217787U JP 3217787 U JP3217787 U JP 3217787U JP S63139649 U JPS63139649 U JP S63139649U
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JP
Japan
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built
register
written
data
microprocessor
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JP3217787U
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  • Debugging And Monitoring (AREA)
  • Microcomputers (AREA)

Description

【図面の簡単な説明】
第1図は本考案に係る内蔵I/Oレジスタのモ
ニタ回路の一実施例を示すブロツク図、第2図は
メモリの構成を示す図、第3図は動作を説明する
ためのタイムチヤート、第4図は従来の内蔵I/
Oレジスタのモニタ回路の構成を示すブロツク図
である。 1……マイクロプロセツサ、2……バスステー
タス信号、3……バスコントローラ、4,5,1
11……ゲート、6……同期化手段、8……アド
レス/データバス、9……アドレスラツチ、10
……アドレスデコーダ、11……選択部、12…
…メモリ、112……フリツプフロツプ。

Claims (1)

  1. 【実用新案登録請求の範囲】 I/Oレジスタが内蔵されたマイクロプロセツ
    サの内蔵I/Oレジスタをモニタする内蔵I/O
    レジスタのモニタ回路において、 前記内蔵I/Oレジスタにデータに書込まれる
    データと同じデータが書込まれる第1の記憶部と
    、前記I/Oレジスタの初期設定値が書込まれる
    第2の記憶部と、前記マイクロプロセツサのリセ
    ツト信号および前記内蔵I/Oレジスタにデータ
    が書込まれることを示す信号によりその状態が規
    制される選択部とを有し、この選択部の出力によ
    り前記第1の記憶部または第2の記憶部のうちい
    ずれか一方を選択することを特徴とする内蔵I/
    Oレジスタのモニタ回路。
JP3217787U 1987-03-05 1987-03-05 Pending JPS63139649U (ja)

Priority Applications (1)

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JP3217787U JPS63139649U (ja) 1987-03-05 1987-03-05

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JP3217787U JPS63139649U (ja) 1987-03-05 1987-03-05

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Publication Number Publication Date
JPS63139649U true JPS63139649U (ja) 1988-09-14

Family

ID=30838606

Family Applications (1)

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JP3217787U Pending JPS63139649U (ja) 1987-03-05 1987-03-05

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JP (1) JPS63139649U (ja)

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