JPH03116446U - - Google Patents

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JPH03116446U
JPH03116446U JP2361690U JP2361690U JPH03116446U JP H03116446 U JPH03116446 U JP H03116446U JP 2361690 U JP2361690 U JP 2361690U JP 2361690 U JP2361690 U JP 2361690U JP H03116446 U JPH03116446 U JP H03116446U
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JP
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memory access
refresh cycle
timing diagram
cpu
conflict
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JP2361690U
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Description

【図面の簡単な説明】
第1図は、本考案の一実施例を適用したCPT
表示システムの主要部の構成を示すブロツク図、
第2図は、実施例においてテキスト・メモリに対
してCPUのフエツチ・サイクルとMDAリクエ
ストが競合した場合の動作を説明するための各部
の信号のタイミング図、第3図は、実施例におい
てCPUのライト・サイクルとDMAアクセスと
が競合した場合の動作説明するための各部の信号
のタイミング図、第4図は、実施例においてCP
Uのリード・サイクルとDMAアクセスとが競合
した場合の動作説明するための各部の信号タイミ
ング図、第5図は、実施例のHALT制御回路の
動作を説明するための各部信号のタイミング図、
第6図は、従来技術におけるテキスト・メモリア
クセスの制御を説明するための各部信号のタイミ
ング図である。 10……テキスト・メモリ、12……CPU、
16……DMAコントローラ、18……メモリア
クセス制御回路、20……アドレスセレクタ、2
2……双方向バツフア、28……HALT制御回
路。

Claims (1)

    【実用新案登録請求の範囲】
  1. 共用のメモリに対してリフレツシユ・サイクル
    を含むCPUのメモリ・アクセスとDMAコント
    ローラからのメモリ・アクセスとが競合した時に
    後者のメモリ・アクセスを前記リフレツシユ・サ
    イクル中に実行せしめる制御手段を備えたことを
    特徴とするメモリアクセス制御装置。
JP2361690U 1990-03-08 1990-03-08 Pending JPH03116446U (ja)

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JP2361690U JPH03116446U (ja) 1990-03-08 1990-03-08

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JP2361690U JPH03116446U (ja) 1990-03-08 1990-03-08

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JPH03116446U true JPH03116446U (ja) 1991-12-03

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ID=31526599

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JP2361690U Pending JPH03116446U (ja) 1990-03-08 1990-03-08

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