JPS63114498U - - Google Patents
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- Publication number
- JPS63114498U JPS63114498U JP601487U JP601487U JPS63114498U JP S63114498 U JPS63114498 U JP S63114498U JP 601487 U JP601487 U JP 601487U JP 601487 U JP601487 U JP 601487U JP S63114498 U JPS63114498 U JP S63114498U
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- JP
- Japan
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- access time
- storage means
- memories
- time data
- timer
- Prior art date
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- Pending
Links
- 230000015654 memory Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 1
Description
第１図はこの考案の一実施例の回路構成を示す
ブロツク図である。 １１…制御部、１２…メモリ部、１３…カウン
タ部、１４…入力データラツチ部。
ブロツク図である。 １１…制御部、１２…メモリ部、１３…カウン
タ部、１４…入力データラツチ部。
Claims (1)
- 【実用新案登録請求の範囲】 複数種類のメモリを接続可能な電子回路からな
る制御部を有する電子機器において、 接続されるメモリのアクセスタイムデータを記
憶する記憶手段と、 この記憶手段により記憶されたアクセスタイム
データに基づいて上記制御部からメモリへのアク
セスと同時に計時を開始する計時手段と、 この計時手段により上記記憶手段に記憶させた
アクセスタイムが経過した時点で上記メモリから
のデータを読込む読込み制御手段と を具備したことを特徴とする電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP601487U JPS63114498U (ja) | 1987-01-21 | 1987-01-21 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP601487U JPS63114498U (ja) | 1987-01-21 | 1987-01-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63114498U true JPS63114498U (ja) | 1988-07-23 |
Family
ID=30788130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP601487U Pending JPS63114498U (ja) | 1987-01-21 | 1987-01-21 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63114498U (ja) |
-
1987
- 1987-01-21 JP JP601487U patent/JPS63114498U/ja active Pending
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