JPS63137453A - 配線層の平坦化方法 - Google Patents
配線層の平坦化方法Info
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- JPS63137453A JPS63137453A JP28469186A JP28469186A JPS63137453A JP S63137453 A JPS63137453 A JP S63137453A JP 28469186 A JP28469186 A JP 28469186A JP 28469186 A JP28469186 A JP 28469186A JP S63137453 A JPS63137453 A JP S63137453A
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- 238000000034 method Methods 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000010438 heat treatment Methods 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims description 8
- 230000001678 irradiating effect Effects 0.000 claims description 4
- 230000008018 melting Effects 0.000 claims description 3
- 238000002844 melting Methods 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052681 coesite Inorganic materials 0.000 abstract description 3
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 3
- 229910052682 stishovite Inorganic materials 0.000 abstract description 3
- 229910052905 tridymite Inorganic materials 0.000 abstract description 3
- 239000004020 conductor Substances 0.000 abstract 3
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明の配線層の平坦化方法は、配線用の導電膜の表面
にパルス状のエネルギー線を照射して該導電膜を溶融す
るとともに、同時に該導電膜の半導体装ａ基板を加熱す
ることにより行なう、これにより導電膜を構成する物質
が溶融しながら円滑に流動するので、ピアホール等の凹
部内に該導電膜を確実に埋め込むことが可能となる。
にパルス状のエネルギー線を照射して該導電膜を溶融す
るとともに、同時に該導電膜の半導体装ａ基板を加熱す
ることにより行なう、これにより導電膜を構成する物質
が溶融しながら円滑に流動するので、ピアホール等の凹
部内に該導電膜を確実に埋め込むことが可能となる。
本発明は半導体装置の製造方法に関するものであり、更
に詳しく言えば半導体装置の配線層を平坦化する方法に
関するものである。
に詳しく言えば半導体装置の配線層を平坦化する方法に
関するものである。
第２図は従来例に係る配線層を平坦化する方法を説明す
る図である。同図（ａ）において、ｌはｐ型Ｓｉ基板、
２はｎ型拡散層、３はＳ ｉ０２膜、４はピアホールで
ある。また５は配線層としてのＡｎ膜である。
る図である。同図（ａ）において、ｌはｐ型Ｓｉ基板、
２はｎ型拡散層、３はＳ ｉ０２膜、４はピアホールで
ある。また５は配線層としてのＡｎ膜である。
図のように、一般にＡｎ膜５はスパッタ法や蒸着法によ
って形成されるが、アスペクト比（開口の深さ／開口幅
）が高いピアホール４においてはＡＩＬが充分に埋め込
まれない、このためＡｎ膜５とｎ型拡散層２とのコンタ
クトが充分でなかったり、あるいは電流が流れるとき断
線不良を起こす場合がある。
って形成されるが、アスペクト比（開口の深さ／開口幅
）が高いピアホール４においてはＡＩＬが充分に埋め込
まれない、このためＡｎ膜５とｎ型拡散層２とのコンタ
クトが充分でなかったり、あるいは電流が流れるとき断
線不良を起こす場合がある。
そこで、従来より上方からパルス状のエキシマレーザ光
６をＡＩＷ２５の表面に照射して該Ａｎ膜を溶融して、
ピアホール４内に流動させる方法がある。
６をＡＩＷ２５の表面に照射して該Ａｎ膜を溶融して、
ピアホール４内に流動させる方法がある。
従来方法によれば、確かにＡｌＨ４が流動してピアホー
ル４状のＡ１５！４の表面が平坦化される。
ル４状のＡ１５！４の表面が平坦化される。
しかしながら、同図（ｂ）に示すように、ピアホール４
内に空洞が生じるため、やはりコンタクトが充分でなか
ったり、あるいはコンタクト抵抗が大きくなるという問
題がある。
内に空洞が生じるため、やはりコンタクトが充分でなか
ったり、あるいはコンタクト抵抗が大きくなるという問
題がある。
本発明はかかる従来の問題に鑑みて創作されたものであ
り、確実なコンタクトを形成する配線の平坦化方法の提
供を目的とする。
り、確実なコンタクトを形成する配線の平坦化方法の提
供を目的とする。
本発明の配線層の平坦化方法は、半導体装置基板を加熱
しながら該半導体装δの配線用導電膜の表面にパルス状
のエネルギー線を照射して該導電膜を溶融することを特
徴とする。
しながら該半導体装δの配線用導電膜の表面にパルス状
のエネルギー線を照射して該導電膜を溶融することを特
徴とする。
〔作用〕
本発明によれば、パルス状のエネルギー線により配線用
導電膜が溶融されるが、同時加熱を併用することにより
溶融した該導電膜の流動が円滑化する。このため溶融導
電膜よりピアホール等の凹部の内部は、完全に埋め込ま
れる。
導電膜が溶融されるが、同時加熱を併用することにより
溶融した該導電膜の流動が円滑化する。このため溶融導
電膜よりピアホール等の凹部の内部は、完全に埋め込ま
れる。
次に図を参照しな、がら本発明の実施例について説明す
る。第１図は本発明の実施例に係る配線の平坦化方法を
説明する図である。同図（ａ）においてｌはｐ型Ｓｉ基
板、２はｎ型拡散層、３はＳ ｉ０２膜である。また７
は超高７スペクト比（アスペクト比＝２．深さ１．８ｇ
ｍ、直径０−９ｇｍ）を有するピアホールである。８は
スパッタ法により形成された厚さｌｐｍのＡｌ膜である
。
る。第１図は本発明の実施例に係る配線の平坦化方法を
説明する図である。同図（ａ）においてｌはｐ型Ｓｉ基
板、２はｎ型拡散層、３はＳ ｉ０２膜である。また７
は超高７スペクト比（アスペクト比＝２．深さ１．８ｇ
ｍ、直径０−９ｇｍ）を有するピアホールである。８は
スパッタ法により形成された厚さｌｐｍのＡｌ膜である
。
この状態において不図示の加熱手段によりＰ型Ｓｉ基板
１を加熱温度３００℃で加熱しながら、上方からＡｒエ
キシマレーザ（入＝１９３ｎｍ）により得られたパルス
光（パワー密度５〜１０Ｊ／Ｃｍ２）をＡ立膜８の表面
に照射し、該Ａ立設を溶融する。この結果、同図（ｂ）
に示すように。
１を加熱温度３００℃で加熱しながら、上方からＡｒエ
キシマレーザ（入＝１９３ｎｍ）により得られたパルス
光（パワー密度５〜１０Ｊ／Ｃｍ２）をＡ立膜８の表面
に照射し、該Ａ立設を溶融する。この結果、同図（ｂ）
に示すように。
溶融したＡ立膜８がピアホール７に流動し、超高アスペ
クト比を有するピアホール７が該Ａｌ膜により完全に埋
め込まれた。
クト比を有するピアホール７が該Ａｌ膜により完全に埋
め込まれた。
このように本発明の実施例によれば、ピアホール７内が
Ａｎ膜８により完全に埋め込まれるので、Ａ立膜８とｎ
型拡散層２との確実なコンタクトを形成することができ
る。
Ａｎ膜８により完全に埋め込まれるので、Ａ立膜８とｎ
型拡散層２との確実なコンタクトを形成することができ
る。
また実施例のように、超高７スペクト比のピアホールに
おいても、Ａｌ膜をピアホール内に完全に埋め込むこと
ができるので、超高密度集積回路に適用すれば極めて有
効である。
おいても、Ａｌ膜をピアホール内に完全に埋め込むこと
ができるので、超高密度集積回路に適用すれば極めて有
効である。
なお実施例では基板の加熱温度を３００℃としたが、種
々の設定温度が回部であることは勿論である。しかし基
板の加熱温度をＡｎ膜８の溶融温度（はぼ６２０℃）以
上になるとき、Ａｌ立膜のはがれが生じるので、これ以
下に設定することが望ましい。
々の設定温度が回部であることは勿論である。しかし基
板の加熱温度をＡｎ膜８の溶融温度（はぼ６２０℃）以
上になるとき、Ａｌ立膜のはがれが生じるので、これ以
下に設定することが望ましい。
以上説明したように、本発明によれば超高アスペクト比
のピアホールにおいても配線用導電膜を該ピアホール内
に完全に埋め込んで配線を平坦化することができる。こ
のためピアホールを介しての確実なコンタクトが形成さ
れるので、信頼性の高い半導体装置を製造することが可
箋となる。
のピアホールにおいても配線用導電膜を該ピアホール内
に完全に埋め込んで配線を平坦化することができる。こ
のためピアホールを介しての確実なコンタクトが形成さ
れるので、信頼性の高い半導体装置を製造することが可
箋となる。
第１図は本発明の実施例に係る配線層の平坦化方法を説
明する図、 第２図は従来例に係る配線層の平坦化方法を説明する図
である。 （符号の説明） １・・・ｐ型Ｓ１基板、 ２・・・ｎ型拡散層、 ３・・・５ｉ（ｈ膜、 ４．７・・・ピアホール、 ５．８・・・Ａ立膜、 ６．９・・・エキシマレーザ光。
明する図、 第２図は従来例に係る配線層の平坦化方法を説明する図
である。 （符号の説明） １・・・ｐ型Ｓ１基板、 ２・・・ｎ型拡散層、 ３・・・５ｉ（ｈ膜、 ４．７・・・ピアホール、 ５．８・・・Ａ立膜、 ６．９・・・エキシマレーザ光。
Claims (2)
- （１）半導体装置基板を加熱しながら該半導体装置の配
線用導電膜の表面にパルス状のエネルギー線を照射して
該導電膜を溶融することを特徴とする配線層の平坦化方
法。 - （２）前記加熱温度は前記導電膜の溶融温度よりも低い
ことを特徴とする特許請求の範囲第１項に記載の配線層
の平坦化方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28469186A JPH0691092B2 (ja) | 1986-11-28 | 1986-11-28 | 配線層の平坦化方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28469186A JPH0691092B2 (ja) | 1986-11-28 | 1986-11-28 | 配線層の平坦化方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63137453A true JPS63137453A (ja) | 1988-06-09 |
| JPH0691092B2 JPH0691092B2 (ja) | 1994-11-14 |
Family
ID=17681727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28469186A Expired - Lifetime JPH0691092B2 (ja) | 1986-11-28 | 1986-11-28 | 配線層の平坦化方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691092B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5011793A (en) * | 1990-06-19 | 1991-04-30 | Nihon Shinku Gijutsu Kabushiki Kaisha | Vacuum deposition using pressurized reflow process |
-
1986
- 1986-11-28 JP JP28469186A patent/JPH0691092B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5011793A (en) * | 1990-06-19 | 1991-04-30 | Nihon Shinku Gijutsu Kabushiki Kaisha | Vacuum deposition using pressurized reflow process |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0691092B2 (ja) | 1994-11-14 |
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