JPS63137340A - 表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、グラフィックディスプレイ装置など大量の
データを扱う装置に好適する表示装置に関する。

（従来の技術） この種の表示装置は、従来は第３図に示すように構成さ
れており、表示器１１に表示するデータは、文字のとき
は例えばＪＩＳコードなどの文字コード、図形のときは
図形要素（例えばラインのときはライン両端のＸ、Ｙ座
標値）の形で、いずれもセグメント番号が付されて、ホ
ストコンピュータなどの外部装置から通信回線１２、入
出力制御部１３、システムバス１４を介してマイクロプ
ロセッサ１５に転送される。マイクロプロセッサ１５は
、外部装置から転送された文字コード、図形要素および
セグメント番号から成るセグメントをセグメントメモリ
１Ｂに登録する。

外部装置は、第３図の表示装置のセグメントメモリ１６
に登録されたセグメントを用いて表示器１１へのデータ
表示を行ないたい場合、対応するセグメント番号を回線
１２、入出力制御部１３、システムバス１４を介してマ
イクロプロセッサ１５に転送する。

マイクロプロセッサ１５は、外部装置から送られたセグ
メント番号を受取ると、このセグメント番号に対応する
文字コード、図形要素が格納されているセグメントメモ
リ１６内領域の開始番地を表示制御部１７に通知する。

表示制御部１７は、マイクロプロセッサ１５から通知さ
れた開始番地から始まるセグメントメモリ１６内領域を
対象としてデータ読出しを行ない、文字コードのときは
文字パターンへの展開を行ない、座標値のときは２点間
の補間（ラインの発生）を行ない、表示器１１に文字１
図形として表示する。したがって外部装置が、マイクロ
プロセッサ１５に対して幾つかのセグメント番号を回線
１２を介して指定することにより、例えば１つの図面を
表示器ｌｌ上に表示させることができる。

さて、第３図の表示装置で例えば地図を表現するだめに
は、地図１枚当り２５０〜３００にバイトが必要とされ
る。したがって１０００枚の地図を登録するためには、
セグメントメモリ１Ｂは約３００Ｍバイトの容量を必要
とする。しかし、セグメントメモリ１６は高速、大容量
が要求されることから、一般にはＤＲＡＭ　（ダイナミ
ックＲＡＭ）により構成され、そのメモリ容量は１〜１
６Ｍバイトが一般的であり、３００Ｍバイトの容量を実
現することはコスト面からも困難であった。このため、
１０００枚もの地図をセグメントメモリ１６に一度に登
録することはできず、したがって従来は、表示器１１へ
のデータ表示の都度、外部装置から地図情報を送らなけ
ればならず、表示速度が遅くなる問題があった。

（発明が解決しようとする問題点） 上記したように大量の情報を扱う従来の表示装置では、
表示データの格納に小容量の高速メモリを用いたのでは
、表示速度が遅くなる問題があった。

この発明は上記事情に鑑みてなされたものでその目的は
、小容量の高速メモリを用いながら、大容量の高速メモ
リを用いたかの如く高速表示が行なえる表示装置を提供
することにある。

［発明の構成］ （問題点を解決するための手段と作用）この発明は、セ
グメント番号が割付けられた各種表示データブロックを
該当セグメント番号に対応して低速の大容量記憶装置に
格納すると共に、この大容量記憶装置の格納データの一
部の写しを表示データブロック単位で高速のキャッシュ
メモリに格納し、表示データ読出しアクセスが要求され
ている場合において、アクセス要求元から転送されたア
ドレス情報の一部を成すセグメント番号が割付けられた
目的表示データブロツ・りがキャッシュメモリに格納さ
れていれば、このキャッシュメモリ内の目的表示データ
ブロックのうち上記アドレス情報の一部を成すオフセッ
ト値で示されるオフセット位置の表示データを読出して
アクセス要求元へ転送し、上記目的表示データブロック
がキャッシュメモリに格納されていなければ、同ブロッ
クを大容量記憶装置から読出してキャッシュメモリに格
納すると共に同ブロックのうち上記アドレス情報のオフ
セット値で示されるオフセット位置の表示データをアク
セス要求元へ転送するようにしたもので、大量の表示デ
ータの登録と表示データの高速読出しとを可能としたも
のである。

（実施例） 第１図（ａ）はこの発明の一実施例に係る表示装置のブ
ロック構成を示す。同図において、２１は本装置全体を
制御するマイクロプロセッサ、２２は本装置と外部装置
とを通信回線２３を介して接続するための人出力制御部
である。２４は地図や文章等の表示に供される表示器、
２５は表示データを文字１図形等に変換して表示器２４
に表示する表示制御部である。２Ｂはセグメント番号Ｓ
ＥＧが割付けられた表示データブロックを大量に格納す
る磁気ディスク装置などの低速の補助記憶装置、２７は
この補助記憶装置２６の格納データの一部の写しが置か
れる高速且つ小容量のキャッシュメモリ２８並びに同メ
モリ２８を管理するためのタグメモリ２９を備えたメモ
リインタフェース装置である。マイクロプロセッサ２１
．人出力制御部２２、表示制御部２５およびメモリイン
タフェース装置２７は、システムバス３０に接続されて
いる。

第１図（ｂ）は第１図（ａ）のメモリインタフェース装
置２７のブロック構成を示す。同図において、４１はメ
モリインタフェース装置２７全体を制御する制°御部、
４２は内部バスである。４３はメモリインタフェース装
置２７（内の内部バス４２）とシステムバス３０とを接
続するためのバスインタフェース、４４は同装置２７（
内の内部バス４２）と補助記憶装置２Ｂとを接続するた
めのＳ　ＣＳ　Ｉ　　（ＳＩＩａｌｌＣｏｍｐｕｔｅｒ
　Ｓ　ｙｓｔｅ＋ｇ　Ｉ　ｎｔｅｒｆ’ａｃｅ）などの
周辺インタフェースである。

４５は目的表示データブロックに割付けられたセグメン
ト番号ＳＥＧおよび目的表示データの表示データブロッ
ク内オフセット位置を示すオフセット値ＯＦＦから成る
アドレス情報が設定されるアドレスレジスタである。ア
ドレスレジスタ４５は、セグメント番号ＳＥＧの上位を
成す上位セグメント番号ＵＳＥＧが設定されるＵＳＥＧ
フィールド、セグメント番号ＳＥＧの下位を成す下位セ
グメント番号ＬＳＥＧが設定されるＬＳＥＧフィールド
、およびオフセット値ＯＦＦが設定されるＯＦＦフィー
ルドを有している。４（ｉ、　４７はアドレスレジスタ
４５のＵＳＥＧ、ＬＳＥＧフィールドの内容（である上
位セグメント番号ＵＳＥＧ、下位セグメント番号ＬＳＥ
Ｇ）を外部に導く信号ライン（ＵＳＥＧライン、ＬＳＥ
Ｇライン）、４８はアドレスレジスタ４５のＯＦＦフィ
ールド（の内容であるオフセット値０ＦＦ）を外部に導
く信号ライン（ＯＦＦライン）である。

４９はキャッシュメモリ２８の下位アドレスを指定する
ためのカウンタ、５０はカウンタ４９の出力データまた
はＯＦＦライン４８上のオフセット値ＯＦＦのいずれか
一方を選択するセレクタである。セレクタ５０の出力デ
ータはキャッシュメモリ２８の下位アドレスの指定に用
いられる。キャッシュメモリ２８の上位アドレス指定に
は、ＵＳ　ＥＧライン４７上の下位セグメント番号ＬＳ
ＥＧが用いられる。この下位セグメント番号ＬＳＥＧは
、タグメモリ２９のアドレス（エントリ）指定にも用い
られる。

タグメモリ２９の各エントリは、上位セグメント番号Ｕ
Ｓ　ＥＧが設定されるＴＡＧフィールド、このＴＡＧフ
ィールドの設定内容に対応するセグメント番号ＳＥＧが
割付けられている表示データブロックがキャッシュメモ
リ２８に存在するか否かを示すフラグ（Ｖフラグ）が設
定されるＶフラグフィールド、およびＴＡＧフィールド
の設定内容に対応するセグメント番号ＳＥＧが割付けら
れている表示データブロックをキャッシュメモリ２８に
書込んだか否かを示すフラグ（Ｗフラグ）が設定される
Ｗフラグフィールドを有している。５１．５２゜５３は
タグメモリ２９の各エントリのＶフラグフィールド、Ｗ
フラグフィールド、ＴＡＧフィールドに対応する信号ラ
イン（Ｖ、Ｗ、ＴＡＧライン）、５４はタグメモリ２９
の書込み動作を指定する書込み信号ラインである。５５
はＵＳＥＧライン４６上の上位セグメント番号ＵＳＥＧ
をＴＡＧライン５３に出力する出力ゲート、５６はＵＳ
ＥＧライン４６上の上位セグメント番号ＵＳ　ＥＧとタ
グメモリ２９からＴＡＧライン５３上に読出されたＴＡ
Ｇフィールドの内容とを比較して一致を検出する比較器
（ＣＯＭＰ）である。

第２図は補助記憶装置２６内の表示データ格納形態を示
す。この実施例において、補助記憶装置２６のメモリ領
域は、セグメント番号ＳＥＧで指定される領域に分割さ
れて使用される。補助記憶装置２Ｂの各分割領域には該
当セグメント番号ＳＥＧが割付けられた表示データブロ
ックが格納され、表示データブロック内の各表示データ
の格納位置は、ブロック先頭からのオフセット値ＯＦＦ
で示される。

次に、この発明の一実施例の動作を説明する。

メモリインタフェース装置２７内の制御部４１は、電源
投入直後、或は装置２７の初期化を指示するコマンドを
マイクロプロセッサ２１からシステムバス３０、バスイ
ンタフェース４３、内部バス４・２を介して受取った場
合には、タグメモリ２９の全てのエントソ内のｖ、Ｗフ
ラグをリセットする操作を次のように行なう。まず制御
部４１は、アドレスレジスタ４５のＬＳＥＧフィールド
に内部バス４２を介して値０を設定する。このアドレス
レジスタ４５のＬＳＥＧフィールドの設定内容（ここで
は０）はＬＳＥＧライン４７を介してタグメモリ２９に
導かれ、同タグメモリ２９のアドレス（エントリ）を指
定する。次に制御部４１は、■ライン５１．　Ｗライン
５２を論理“０”に設定し、信号ライン５４上に書込み
信号を出力する。これにより、タグメモリ２９は書込み
可状態となり、アドレスレジスタ４５のＬＳＥＧフィー
ルドの設定内容で指定されるタグメモリ２９のエントリ
（ここでは第０エンリ）内のｖ、Ｗフィールドのｖ、Ｗ
フラグが論理“０”に設定（リセット）される。制御部
４１は、アドレスレジスタ４５のＬＳＥＧフィールドに
対する設定値を１．２・・・Ｎ−１と変化させながら以
上の動作を繰返すことにより、初期化を完了する。

次に、マイクロプロセッサ２１または表示制御部２５か
らメモリインタフェース装置２７に対し、表示データの
読出しが要求された場合の動作を説明する。マイクロプ
ロセッサ２１または表示制御部２５は、表示データの読
出しを必要とする場合、同データを含む表示データブロ
ックに割付けられたセグメント番号ＳＥＧおよび同デー
タのデータブロック内オフセット位置を示すオフセット
値ＯＦＦから成る読出しアドレス情報をシステムバス３
０を介してメモリインタフェース装置２７に転送する。

このアドレス情報は、メモリインタフェース装置２７内
のバスインタフェース４３、内部バス４２を介してアド
レスレジスタ４５に導かれ、同情報中の上位セグメント
番号ＵＳＥＧは同レジスタ４５のＵＳＥＧフィールドに
、下位セグメント番号ＬＳＥＧは同レジスタ４５のＬＳ
ＥＧフィールドに、そしてオフセット値ＯＦＦは同レジ
スタ４５のＯＦＦフィールドに、それぞれセットされる
。しかしてタグメモリ２９は、アドレスレジスタ４５の
ＬＳＥＧフィールドの設定内容によりアドレッシングさ
れ、同内容の指定するアドレス位置（エントリ）の■フ
ィールド、Ｗフィールド、ＴＡＧフィールドの内容が、
それぞれＶライン５１．Ｗライン５２．ＴＡＧライン５
３上に読出される。この実施例において、■ライン５１
上に読出されたＶフィールドの内容（Ｖフラグ）は論理
“０°である。

メモリインタフェース装置２７内の制御部４１は、■ラ
イン５１上のＶフラグが論理“０”の場合、マイクロプ
ロセッサ２１または表示制御部２５から要求された表示
データがキャッシュメモリ２８に存在しないもの（ミス
ヒツト）と判断する。この場合、制御部４１は、マイク
ロプロセッサ２１または表示制御部２５から要求された
表示データを含む表示データブロックをキャッシュメモ
リ２８に格納するために、同データブロックを補助記憶
装置２６からキャッシュメモリ２８に転送することを周
辺インタフェース４４に要求する。このときカウンタ４
９は０クリアされる。またセレクタ５０は、カウンタ４
９の内容を選択するように設定される。

周辺インタフェース４４は、制御部４１からの転送要求
を受付けると、アドレスレジスタ４５に設定されている
アドレス情報中のセグメント番号ＳＥＧに対応する補助
記憶装置２Ｇ内領域に格納されている表示データブロッ
クの読出しを行ない、この読出し表示データブロックを
例えば１バイト単位で内部バス４２を介してキャッシュ
メモリ２８に転送する。このキャッシュメモリ２８に転
送されたバイトデータは、アドレスレジスタ４５のＬＳ
ＥＧフィールドの設定内容とセレクタ５０により選択さ
れるカウンタ４９の内容（カウント値）との連結情報の
指定するキャツシュメモリ２８内アドレス位置に格納さ
れる。この実施例では、上記の１バイト転送毎に、周辺
インタフェース４４内の転送カウンタ（図示せず）およ
びカウンタ４９が１ずつインクリメントされる。したが
ってカウンタ４９がｎビット構成であれば、２ｎバイト
（例えばｎ−＋＋　８であれば２８バイト即ち２５６バ
イト）の表示データ転送が可能である。周辺インタフェ
ース４４は、上記した補助記憶装置２６からキャッシュ
メモリ２８への２ｒＬバイトの表示データ転送を完了す
ると、制御部４１に対して内部バス４２経出で転送完了
を通知する。

制御部４１は、周辺インタフェース４４からの転送完了
通知を受取ると、出力ゲート５５を出力可状態に設定す
る。これにより、アドレスレジスタ４５のＵＳＥＧフィ
ールドの設定内容がＵＳＥＧライン４６を介してＴＡＧ
ライン５３に導かれる。また制御部４１は、■ライン５
１を論理“１″に設定し、且つ書込み信号ライン５４上
に書込み信号を出力する。

この結果、アドレスレジスタ４５のＬＳＥＧフィールド
の設定内容で指定されるタグメモリ２９のエントリのＶ
フィールドには論理“１２の■フラグがセットされ、同
エントリのＴＡＧフィールドには上記ＵＳＥＧフィール
ドの設定内容である上位セグメント番号ＵＳＥＧがセッ
トされる。

次に制御部４１は、アドレスレジスタ４５のＯＦＦフィ
ールドに設定されているオフセット値ＯＦＦがセレクタ
５０により選択されるように同セレクタ５０を制御する
。そして制御部４１は、アドレスレジスタ４５のＬＳＥ
Ｇフィールドの設定内容とセレクタ５０からの選択出力
データとの連結情報即ちアドレス情報中の下位セグメン
ト番号ＬＳＥＧとオフセット値ＯＦＦとの連結情報で指
定されるキャッシュメモリ２８内アドレス位置に格納さ
れている表示データを内部バス４２上に読出す。この表
示データは、周辺インタフェース４４による転送動作に
よりキャッシュメモリ２８に格納された表示データブロ
ック即ちマイクロプロセッサ２１または表示制御部２５
から転送された（アドレス情報に含まれる）セグメント
番号ＳＥＧが割付けられている表示、データブロック内
の目的表示データである。制御部４１は、この内部バス
４２上の表示データをバスインタフェース４３、システ
ムバス３０を介して読出し要求元であるマイクロプロセ
ッサ２１または表示制御部２５に転送する。これにより
、マイクロプロセッサ２１または表示制御部２５から要
求された一連の読出し動作が終了する。

次に、■ライン５１上に読出されたＶフィールドの内容
、即ちアドレスレジスタ４５のＬＳＥＧフィールドの設
定内容で指定されるタグメモリ２９のエントリのＶフィ
ールドの内容（Ｖフラグ）が論理“１°の場合について
説明する。この場合、制御部４１は、マイクロプロセッ
サ２１または表示制御部２５から要求された表示データ
を含む表示データブロックがキャッシュメモリ２８に存
在するか否か（即ちヒツトかミスヒツトか）を、比較器
５Ｂの比較結果により判定する。

もし比較器５Ｇの比較結果が不一致を示す場合（即ちア
ドレスレジスタ４５のＬＳＥＧフィールドの設定内容で
指定されるタグメモリ２９のエントリのＴＡＧフィール
ドの内容が、アドレスレジスタ４５のＵＳＥＧフィール
ドに設定されている上位セグメント番号ＵＳＥＧに一致
しない場合）、制御部４１はミスヒツトを判断する。こ
の場合、制御部４１は上記したｖ−０の場合と同様の動
作を行なう。

これに対して（Ｖ−１であって且つ）比較器５６の比較
結果が一致を示す場合には、制御部４１はヒツトを判断
する。この場合、制御部４１はアドレスレジスタ４５の
ＯＦＦフィールドに設定されているオフセット値ＯＦＦ
がセレクタ５０により選択されるように同セレクタ５０
を制御する。そして制御部４１は、アドレスレジスタ４
５のＬＳＥＧフィールドの設定内容とセレクタ５０から
の選択出力データとの連結情報、即ちアドレス情報中の
下位セグメント番号ＬＳＥＧとオフセット値ＯＦＦとの
連結情報で指定されるキャツシュメモリ２８内アドレス
位置に格納されている表示データを内部バス４２上に読
出し、バスインタフェース４３、システムバス３０を介
してマイクロプロセッサ２１または表示制御部２５に転
送する。このように、目的データがキャッシュメモリ２
８に存在する場合には、補助記憶装置２Ｂからの読出し
が不要なため、マイクロプロセッサ２１または表示制御
部２５からの要求に対する読出しの応答が高速で行なえ
る。

次に、マイクロプロセッサ２１または表示制御部２５か
らメモリインタフェース装置２７に対し、表示データの
書込みが要求された場合の動作を、前記した読出し要求
の場合と異なる点について説明する。マイクロプロセッ
サ２１または表示制御部２５は、表示データの書込みを
必要とする場合、同データおよび書込みアドレス情報を
システムバス３０を介してメモリインタフェース装置２
７に転送する。

メモリインタフェース装置２７に転送されたアドレス情
報は同装置２７内のアドレスレジスタ４５にセットされ
る。そして、アドレスレジスタ４５に設定されたアドレ
ス情報中の下位セグメント番号ＬＳＥＧにより、タグメ
モリ２９がアドレッシングされ、同ＬＳＥＧの指定する
アドレス位置（エントリ）の■フィールド、Ｗフィール
ド、ＴＡＧフィールドの内容が、それぞれＶライン５１
．　Ｗライン５２．ＴＡＧライン５３上に読出される。

ＴＡＧライン５３に読出されたＴＡＧフィールドの内容
は比較器５６に導かれ、アドレスレジスタ４５に設定さ
れたアドレス情報中の上位セグメント番号ＵＳＥＧとの
一致が調べられる。制御部４１は、Ｖライン５１の状態
および比較器５Ｂの比較結果により、前記した読出し動
作の場合と同様にしてヒツト／ミスヒツトを判断する。

もしヒツトであれば、制御部４１はＷライン５２を論理
“１”に設定し、前記したＶフラグのセットと同様にし
て、アドレスレジスタ４５に設定されたアドレス情報中
の下位セグメント番号ＬＳＥＧで指定されるタグメモリ
２９のエントリのＷフィールドに論理“１ｍのＷフラグ
をセットする。そして制御部４１は、マイクロプロセッ
サ２１または表示制御部２５から転送されたデータを、
アドレスレジスタ４５のＬＳＥＧフィールドの設定内容
と（セレクタ５０から選択出力される）同じ＜ＯＦＦフ
ィールドの内容との連結情報で指定されるキャツシュメ
モリ２８内アドレス位置に書込み、書込み動作を終了す
る。

これに対してミスヒツトであれば、制御部４１は前記し
た読出し動作におけるミスヒツトの場合と同様にして補
助記憶装置２Ｇからキャッシュメモリ２Ｂへの表示デー
タブロックの転送を行ない、しかる後に上記したヒツト
時の動作に移行する。

制御部４１は、一定周期毎にタグメモリ２９の各エント
リ内のＷフィールドの内容チェックを行なう。

このチェックは、アドレスレジスタ４５のＬＳＥＧフィ
ールドの内容を０，１・・・Ｎ−１と順に変化させるこ
とにより行なわれる。制御部４１は、上記のチェックで
セット状態にある（論理１１″の）Ｗフラグを検出する
と、カウンタ４９をインクリメントしながら、アドレス
レジスタ４５のＬＳＥＧフィールドの内容とカウンタ４
９の内容との連結情報で指定されるキャッシュメモリ２
８のアドレス位置から表示データを読出し、タグメモリ
２９から読出されるＴＡＧフィールドの内容とアドレス
レジスタ４５のＬＳＥＧフィールドの内容とを連結して
得られるセグメント番号ＳＥＧに対応する補助記憶装置
２Ｂ内領域に書込む。そして制御部４１は、タグメモリ
２９内の該当Ｗフラグをリセットする。

［発明の効果］ 以上詳述したようにこの発明によれば、大容量の補助記
憶装置を用いることにより大量の表示データを格納する
ことができ、しかもこの補助記憶装置の一部データの写
しを小容量の高速メモリ（キャッシュメモリ）に置くこ
とにより、この高速メモリに存在する表示データについ
ては極めて高速に読出しができる。また、この発明によ
れば、表示データの読出し／書込みアクセスが、その要
求元にとっては、目的表示データブロックに割付けられ
たセグメント番号と目的表示ンータのブロック内オフセ
ット位置を示すオフセット値とから成るアドレス情報を
用いて従来のセグメントメモリをアクセスする場合と同
一方式で行なえるので、即ち従来方式と互換性をもった
メモリインタフェース仕様が実現できるので、ソフト、
ウェアの変更を必要としない。

【図面の簡単な説明】

第１図（ａ）はこの発明の一実施例に係る表示装置のブ
ロック構成図、第１図（ｂ）は第１図（ａ）に示すメモ
リインタフェース装置２７のブロック構成図、第２図は
第１図（ａ）に示す補助記憶装置２６における表示デー
タ格納形態を示す図、第３図は従来例を示すブロック構
成図である。 ２１・・・マイクロプロセッサ、２４・・・表示器、２
５・・・表示制御部、２Ｇ・・・補助記憶装置（大容量
記憶装置）、２７・・・メモリインタフェース装置、２
８・・・キャッシュメモリ、２９・・・タグメモリ、３
０・・・システムバス、４１・・・制御部、４５・・・
アドレスレジスタ、４９・・・カウンタ、５０・・・セ
レクタ、５６・・・比較器（ＣＯＭＰ）。 出願人代理人　弁理士　鈴　江　武　彦第１　図（ａ） 第１図（ｂ）

Claims (3)

【特許請求の範囲】
1. （１）セグメント番号が割付けられた各種表示データブ
   ロックが該当セグメント番号に対応して格納される低速
   の大容量記憶装置と、この大容量記憶装置の格納データ
   の一部の写しが表示データブロック単位で置かれる高速
   のキャッシュメモリと、表示データ読出し／書込みアク
   セス要求元から転送されるアドレス情報であって目的表
   示データブロックに割付けられているセグメント番号お
   よび目的表示データの同ブロック内オフセット位置を示
   すオフセット値から成るアドレス情報が設定されるレジ
   スタと、このレジスタに設定されている上記アドレス情
   報のセグメント番号が割付けられた上記目的表示データ
   ブロックが上記キャッシュメモリに格納されているか否
   かを検出する検出手段と、上記目的表示データブロック
   が上記キャッシュメモリに格納されていることが表示デ
   ータ読出しアクセス要求時に上記検出手段により検出さ
   れた場合には、上記キャッシュメモリ内の上記目的表示
   データブロックのうち上記レジスタに設定されている上
   記アドレス情報のオフセット値で示されるオフセット位
   置の表示データを読出してアクセス要求元へ転送し、上
   記目的表示データブロックが上記キャッシュメモリに格
   納されていないことが表示データ読出しアクセス要求時
   に上記検出手段により検出された場合には、同ブロック
   を上記大容量記憶装置から読出して上記キャッシュメモ
   リに格納すると共に同ブロックのうち上記レジスタに設
   定されている上記アドレス情報のオフセット値で示され
   るオフセット位置の表示データをアクセス要求元へ転送
   する制御手段とを具備することを特徴とする表示装置。
2. （２）上記制御手段は、上記目的表示データブロックが
   上記キャッシュメモリに格納されていることが表示デー
   タ書込みアクセス要求時に上記検出手段により検出され
   た場合には、上記キャッシュメモリ内の上記目的表示デ
   ータブロックのうち上記レジスタに設定されている上記
   アドレス情報のオフセット値で示されるオフセット位置
   の表示データの書換えを行ない、上記大容量記憶装置内
   の上記目的表示データブロックのうちの該当表示データ
   の書換えについては空き時間に行なうように構成されて
   いることを特徴とする特許請求の範囲第１項記載の表示
   装置。
3. （３）上記制御手段は、上記目的表示データブロックが
   上記キャッシュメモリに格納されていないことが表示デ
   ータ書込みアクセス要求時に上記検出手段により検出さ
   れた場合には、同ブロックを上記大容量記憶装置から読
   出して上記キャッシュメモリに格納し同ブロックのうち
   上記レジスタに設定されている上記アドレス情報のオフ
   セット値で示されるオフセット位置の表示データの書換
   えを上記キャッシュメモリを対象に行ない、上記大容量
   記憶装置内の上記目的表示データブロックのうちの該当
   表示データの書換えについては空き時間に行なうように
   構成されていることを特徴とする特許請求の範囲第２項
   記載の表示装置。