JPS63133633A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS63133633A JPS63133633A JP28243386A JP28243386A JPS63133633A JP S63133633 A JPS63133633 A JP S63133633A JP 28243386 A JP28243386 A JP 28243386A JP 28243386 A JP28243386 A JP 28243386A JP S63133633 A JPS63133633 A JP S63133633A
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- JP
- Japan
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- semiconductor substrate
- etching
- insulator
- cathode
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 239000000758 substrate Substances 0.000 claims abstract description 15
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Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、反応性イオンエツチング（ＲＩＥ）装置、あ
るいはＲＦスパッタエツチング装置等の高周波放電を用
いたエツチング装置で半導体基板の処理を行う半導体装
置の製造方法に関するものである。
るいはＲＦスパッタエツチング装置等の高周波放電を用
いたエツチング装置で半導体基板の処理を行う半導体装
置の製造方法に関するものである。
従来の技術
従来技術の構成を第２図に示す概略断面図で説明する。
同図において、１はカソード電極、２はアノード電極、
３はカソード電極１に密着された半導体基板、４は反応
室である。カソード電極１とアノード電極２の間に適当
な量のガスを反応室４内に導入し、高周波電界を印加す
ると、カソード電極１とアノード電極２との間でプラズ
マが発生し、イオン化されたエツチング種が半導体基板
３にぶつかり、物理的あるいは化学的にエツチングされ
る。前者がスパッタエッチと呼ばれるもので、後者が反
応性イオンエッチと呼ばれるものである。
３はカソード電極１に密着された半導体基板、４は反応
室である。カソード電極１とアノード電極２の間に適当
な量のガスを反応室４内に導入し、高周波電界を印加す
ると、カソード電極１とアノード電極２との間でプラズ
マが発生し、イオン化されたエツチング種が半導体基板
３にぶつかり、物理的あるいは化学的にエツチングされ
る。前者がスパッタエッチと呼ばれるもので、後者が反
応性イオンエッチと呼ばれるものである。
発明が解決しようとする問題点
一方、このようなエツチング処理を行う場合には、半導
体基板上に形成された素子の劣化をひき起こす。第３図
に、エンハンスメント型のｎチャンネルＭＯＳトランジ
スタのゲート電圧（Ｖｏ） −ドレイン電流（Ｉｏ）特
性を示す。この〜１０Ｓトランジスタのしきい値電圧（
Ｖｔ）は、この例の場合、エツチング前には０．５Ｖ程
度（Ｉｎ＝ １μ＾）であるが、従来のエツチング装置
でエツチングすると、第３図に示すように、負の方向に
大きくシフトする。エツチング後、熱処理、たとえば、
４５０℃で３０分間行なっても、そのしきい値電圧は完
全に回復しない。ＭＯＳトランジスタのしきい値電圧は
トランジスタが動作しはじめるゲート電圧を意味し、論
理回路を構成した場合、しきい値電圧がシフトすると論
理回路が誤動作するという不都合がある。本発明は、半
導体素子特性の劣化をひき起こすことのない半導体装置
の製造方法を提供しようとするものである。
体基板上に形成された素子の劣化をひき起こす。第３図
に、エンハンスメント型のｎチャンネルＭＯＳトランジ
スタのゲート電圧（Ｖｏ） −ドレイン電流（Ｉｏ）特
性を示す。この〜１０Ｓトランジスタのしきい値電圧（
Ｖｔ）は、この例の場合、エツチング前には０．５Ｖ程
度（Ｉｎ＝ １μ＾）であるが、従来のエツチング装置
でエツチングすると、第３図に示すように、負の方向に
大きくシフトする。エツチング後、熱処理、たとえば、
４５０℃で３０分間行なっても、そのしきい値電圧は完
全に回復しない。ＭＯＳトランジスタのしきい値電圧は
トランジスタが動作しはじめるゲート電圧を意味し、論
理回路を構成した場合、しきい値電圧がシフトすると論
理回路が誤動作するという不都合がある。本発明は、半
導体素子特性の劣化をひき起こすことのない半導体装置
の製造方法を提供しようとするものである。
問題点を解決するための手段
上記目的のために、本発明は半導体基板を絶縁物で支持
し、直接、カソード電極に密着させないようにするもの
である。
し、直接、カソード電極に密着させないようにするもの
である。
作用
上記した構成にすることにより、プラズマ中での半導体
基板にかかる電極、とりわけ、ＭＯＳトランジスタのゲ
ート酸化膜にかかる電圧が低減され、素子特性の劣化、
つまりＭＯＳトランジスタのしきい値電圧の変動を抑え
ることを可能ならしめる。
基板にかかる電極、とりわけ、ＭＯＳトランジスタのゲ
ート酸化膜にかかる電圧が低減され、素子特性の劣化、
つまりＭＯＳトランジスタのしきい値電圧の変動を抑え
ることを可能ならしめる。
実施例
第１図に、本発明の実施例構成を概略断面図で示す。同
図において、この半導体基板３は、絶縁物、たとえば、
石英ガラス５によって支持されており、直接カソード電
極１に密着していない。このような構成にすると、温度
上昇はさけられないが、エツチングを間欠的に行うかま
たはパワーを弱（して行えば、温度上昇に関しては問題
がない。このような構成にすることにより、プラズマが
発生しエツチング処理中の半導体基板、とりわけ、ＭＯ
Ｓトランジスタのゲート酸化膜にかかる電圧が低減され
、素子特性の劣化、つまり、ＭＯＳトランジスタのしき
い値電圧の変動を抑えることが可能である。
図において、この半導体基板３は、絶縁物、たとえば、
石英ガラス５によって支持されており、直接カソード電
極１に密着していない。このような構成にすると、温度
上昇はさけられないが、エツチングを間欠的に行うかま
たはパワーを弱（して行えば、温度上昇に関しては問題
がない。このような構成にすることにより、プラズマが
発生しエツチング処理中の半導体基板、とりわけ、ＭＯ
Ｓトランジスタのゲート酸化膜にかかる電圧が低減され
、素子特性の劣化、つまり、ＭＯＳトランジスタのしき
い値電圧の変動を抑えることが可能である。
発明の効果
本発明の製造方法によれば、エツチング中にひき起こさ
れる半導体素子の劣化を抑えることが可能である、つま
り、ダメージフリーなエツチングができるという産業上
極めて有効な効果を有するもめである。
れる半導体素子の劣化を抑えることが可能である、つま
り、ダメージフリーなエツチングができるという産業上
極めて有効な効果を有するもめである。
第１図は本発明の実施例構成を示す概略断面図、第２図
は従来例構成を示す概略断面図、第３図は従来例のエン
ハンスメント型のｎチャンネルＭＯＳトランジスタのゲ
ート電極−ドレイン電流特性図である。 °１・・・・・・カソード電極、２・・・・・・アノー
ド電極、３・・・・・・半導体基板、４・・・・・・反
応室、５・・・・・・石英ガラス。 代理人の氏名 弁理士 中尾敏男 ほか１名１−一カソ
ート′パ電に反 ４− 死ら皇
は従来例構成を示す概略断面図、第３図は従来例のエン
ハンスメント型のｎチャンネルＭＯＳトランジスタのゲ
ート電極−ドレイン電流特性図である。 °１・・・・・・カソード電極、２・・・・・・アノー
ド電極、３・・・・・・半導体基板、４・・・・・・反
応室、５・・・・・・石英ガラス。 代理人の氏名 弁理士 中尾敏男 ほか１名１−一カソ
ート′パ電に反 ４− 死ら皇
Claims (1)
- 反応性イオンエッチング、あるいはＲＦスパッタエッ
チング等の高周波放電を用いたエッチング装置で、半導
体基板を、カソード電極上に絶縁物で支持して、エッチ
ング処理する工程をそなえた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28243386A JPS63133633A (ja) | 1986-11-26 | 1986-11-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28243386A JPS63133633A (ja) | 1986-11-26 | 1986-11-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63133633A true JPS63133633A (ja) | 1988-06-06 |
Family
ID=17652349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28243386A Pending JPS63133633A (ja) | 1986-11-26 | 1986-11-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63133633A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5982729A (ja) * | 1982-11-02 | 1984-05-12 | Toshiba Corp | プラズマエツチング方法 |
| JPS60140828A (ja) * | 1983-12-28 | 1985-07-25 | Hitachi Ltd | ドライエツチング装置 |
-
1986
- 1986-11-26 JP JP28243386A patent/JPS63133633A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5982729A (ja) * | 1982-11-02 | 1984-05-12 | Toshiba Corp | プラズマエツチング方法 |
| JPS60140828A (ja) * | 1983-12-28 | 1985-07-25 | Hitachi Ltd | ドライエツチング装置 |
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