JPS63131175A - Character display device - Google Patents
Character display deviceInfo
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- JPS63131175A JPS63131175A JP61278002A JP27800286A JPS63131175A JP S63131175 A JPS63131175 A JP S63131175A JP 61278002 A JP61278002 A JP 61278002A JP 27800286 A JP27800286 A JP 27800286A JP S63131175 A JPS63131175 A JP S63131175A
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- display
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- character display
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- Pending
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- 230000010355 oscillation Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイコンによる表示のオン／オフ制御を行なう
キャラクタ表示装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a character display device that performs display on/off control using a microcomputer.
第２図はこの種のキャラクタ表示装置の従来例の構成を
示すブロック図である。水平アドレスカウンタ９は２人
力ナンドゲート２３．コイル１０゜コンデンサ１１．１
２からなるＬＣＲＣ口振より出力されるドツトクロック
信号Ｃをカウントし、桁選択信号ｄを出力する。桁選択
信号ｄは水平同期信号すによってリセットされる。垂直
アドレスカウンタ８は水平同期信号すをカウントし、行
選択信号ｅを出力する。行選択信号ｅし同様に垂直同期
信号ａによってリセットされる。表示データメモリ３は
キャラクタのコード信号を記憶しており、行選択信号ｅ
と桁選択信号ｄによって選択された行９桁に対応するキ
ャラクタコード信号を出力する。キャラクタジェネレー
タＲＯＭ４はキャラクタコード信Ｑ ｆに対応する表示
用のキャラクタコ−ド信号ｑを記憶しており、表示デー
タメモリ３からキャラクタコード信号ｆを入力して対応
するキャラクタパターン信号Ｑを出力する。キャラクタ
パターンシリアル出力シフトレジスタ５はキャラクタパ
ターン信号９を読み込み、ドツトクロック信Ｑｃに同期
してアンドゲート６を介してキャラクタ出力信号りを出
力し、ＣＲＴ７にキャラクタパターンを表示させる。マ
イコン１は垂直アドレスカウンタ８と水平アドレスカウ
ンタ９を制御するとともに、表示制御データレジスタ２
を介して１ビツトの表示制御データｋをアンドゲート６
に入力させ、データｋがハイレベルのときキャラクタ表
示をオンどし、ロウレベルのときキャラクタ出力信号り
を抑えてキャラクタ表示をオフとしている。FIG. 2 is a block diagram showing the configuration of a conventional example of this type of character display device. The horizontal address counter 9 is a two-man NAND gate 23. Coil 10° Capacitor 11.1
The dot clock signal C output from the LCRC head consisting of 2 is counted and the digit selection signal d is output. The digit selection signal d is reset by the horizontal synchronization signal S. A vertical address counter 8 counts horizontal synchronizing signals and outputs a row selection signal e. The row selection signal e is similarly reset by the vertical synchronization signal a. The display data memory 3 stores character code signals and a row selection signal e.
and a character code signal corresponding to the 9 digits of the row selected by the digit selection signal d. The character generator ROM 4 stores a character code signal q for display corresponding to the character code signal Qf, inputs the character code signal f from the display data memory 3, and outputs a corresponding character pattern signal Q. The character pattern serial output shift register 5 reads the character pattern signal 9, outputs the character output signal via the AND gate 6 in synchronization with the dot clock signal Qc, and causes the CRT 7 to display the character pattern. The microcomputer 1 controls the vertical address counter 8 and the horizontal address counter 9, and also controls the display control data register 2.
The 1-bit display control data k is sent to the AND gate 6 through
When the data k is at a high level, the character display is turned on, and when the data k is at a low level, the character output signal is suppressed and the character display is turned off.
上述した従来のキャラクタ表示装置は、マイコンから出
力された表示制御データによるキャラクタ表示のオンオ
フ制御がＣＲＴをドライブするキせラクタ出力信号だけ
を制御する構成となっているので、表示がオフのときで
もＣＲＴ以外の回路は表示オンのときと同様に動伯して
Ｊ３す、キャラクタを表示しなくても表示時と同程度の
電力が消費されるという欠点がある。The above-mentioned conventional character display device has a configuration in which on/off control of character display using display control data output from a microcomputer controls only the character output signal that drives the CRT, so even when the display is off, Since the circuits other than the CRT operate in the same way as when the display is on, the disadvantage is that even when characters are not displayed, the same amount of power is consumed as when displaying them.
本発明のキャラクタ表示装置は、キャラクタ表示オフの
期間中、装置内のドツトクロック信号発生用発振回路の
発振を停止させる手段を有している。The character display device of the present invention has means for stopping the oscillation of the dot clock signal generating oscillation circuit within the device during the character display off period.
したがって、キャラクタ表示オフの期間中は単にＣＲＴ
をドライブするキャラクタ出力信号を停止するのみなら
ず、表示装置仝休の動作ら停止させて諸費電力を大幅に
減少させることができる。Therefore, during the character display off period, the CRT
It is possible not only to stop the character output signal that drives the display device, but also to stop the operation of the display device, thereby greatly reducing the power consumption.
本発明の実施例を図面を参照して説明する。 Embodiments of the present invention will be described with reference to the drawings.
第１図は本発明のキャラクタ表示装置の一実施例の構成
を示すブロック図である。FIG. 1 is a block diagram showing the configuration of an embodiment of a character display device of the present invention.
本実施例は、前述した従来例のＬＣ発振回路の有する２
人力ナンドブート２３を３人力ナンドゲート１３で置換
して、第３の入力として表示制御データレジスタ２から
出力された表示制御データｋを分岐入力させたものでそ
の他の構成は第２図と同一である。In this embodiment, the 2
The human-powered NAND boot 23 is replaced with a three-man-powered NAND gate 13, and the display control data k output from the display control data register 2 is branched into the third input, but the other configuration is the same as that in FIG.
次に本実施例の動作を説明する。Next, the operation of this embodiment will be explained.
キャラクタ表示オンのときはマイコン１から表示制御デ
ータにとして１ビット信号°“１”が出力されるので、
１０回路は発振動作を継続し、キャラクタパターンシリ
アル出力シフトレジスタ５はアンドゲート６を介してキ
ャラクタ出力信号りを出力し、ＣＲＴ７をドライブして
キャラクタ表示を行なわせる。When the character display is on, microcontroller 1 outputs a 1-bit signal °“1” as display control data, so
The character pattern serial output shift register 5 outputs a character output signal via the AND gate 6, and drives the CRT 7 to display characters.
キャラクタ表示をオフとするとぎは表示制御データには
Ｏ″とされるので、アンドゲート６がらのキャラクタ出
力信号りの出力を停止するだけでなく、ＬＣ発振回路の
ナントゲート１３の出力をハイレベルとして発振を停止
させる。したがって、装置全体の動作も停止して、オフ
期間中の電力消費が大幅に減少する。When the character display is turned off, the display control data is set to O'', so in addition to stopping the output of the character output signal from the AND gate 6, the output of the Nandt gate 13 of the LC oscillation circuit is set to high level. Therefore, the operation of the entire device is also stopped, and the power consumption during the off period is significantly reduced.
以上説明したように本発明は、キャラクタ表示オフの期
間中、装置内のドツトクロック信号発生用発振回路の発
振を停止させる手段を有し、マイコンからの表示制御デ
ータによってキャラクタ表示をオフさせる際に、単にＣ
ＲＴをドライブするキャラクタ出力信号を停止するだけ
でなく、キャラクタ表示Ｈａ全体を制御するドツトクロ
ック信号を出力する発振回路の動作も停止させることに
より、キャラクタ表示がオフの期間中の消費電力を大幅
に減少できる効果がある。As explained above, the present invention has a means for stopping the oscillation of the dot clock signal generation oscillation circuit in the device during the character display off period, and when the character display is turned off by display control data from the microcomputer. , simply C
By not only stopping the character output signal that drives the RT, but also stopping the operation of the oscillation circuit that outputs the dot clock signal that controls the entire character display Ha, power consumption during the period when the character display is off can be significantly reduced. It has the effect of reducing
第１図は本発明のキャラクタ表示装置の一実施例の構成
を示すブロック図、第２図はキャラクタ表示装置の従来
例の構成を示すブロック図である。
１・・・マイコン、
２・・・表示制御データレジスタ、
３・・・表示データメモリ、
４・・・キャラクタジェネレータＲＯＭ、５・・・キャ
ラクタパターンシリアル出力シフトレジスタ、
６・・・アンドゲート、
７・・・ＣＲＴ。
８・・・垂直アドレスカウンタ、
９・・・水平アドレスカウンタ、
１０・・・コイル、
１１．１２・・・コンデンサ、
１３・・・３人力ナンドゲート、
２３・・・２人力ナンドゲート、
ａ・・・垂直同期信号、
ｂ・・・水平同期信号、
Ｃ・・・ドツトクロック信号、
ｄ・・・桁選択信号、
ｅ・・・行選択信号、
ｒ・・・キャラクタコード信号、
０・・・キャラクタパターン信号、
ｈ・・・キャラクタ出力信号、
ｋ・・・表示制御データ。FIG. 1 is a block diagram showing the structure of an embodiment of the character display device of the present invention, and FIG. 2 is a block diagram showing the structure of a conventional example of the character display device. DESCRIPTION OF SYMBOLS 1... Microcomputer, 2... Display control data register, 3... Display data memory, 4... Character generator ROM, 5... Character pattern serial output shift register, 6... AND gate, 7 ...CRT. 8... Vertical address counter, 9... Horizontal address counter, 10... Coil, 11.12... Capacitor, 13... 3-man powered NAND gate, 23... 2-man powered NAND gate, a... Vertical synchronization signal, b...Horizontal synchronization signal, C...Dot clock signal, d...Digit selection signal, e...Row selection signal, r...Character code signal, 0...Character pattern Signal, h...Character output signal, k...Display control data.
Claims (1)
なうキャラクタ表示装置において、キャラクタ表示オフ
の期間中、装置内のドットクロック信号発生用発振回路
の発振を停止させる手段を有することを特徴とするキャ
ラクタ表示装置。1. A character display device in which display on/off is controlled by a microcomputer, comprising means for stopping oscillation of an oscillation circuit for generating a dot clock signal within the device during a character display off period.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61278002A JPS63131175A (en) | 1986-11-20 | 1986-11-20 | Character display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61278002A JPS63131175A (en) | 1986-11-20 | 1986-11-20 | Character display device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63131175A true JPS63131175A (en) | 1988-06-03 |
Family
ID=17591259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61278002A Pending JPS63131175A (en) | 1986-11-20 | 1986-11-20 | Character display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63131175A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02262718A (en) * | 1988-12-28 | 1990-10-25 | Seiko Epson Corp | Voltage controlled oscillator |
| JPH02304481A (en) * | 1989-05-18 | 1990-12-18 | Mitsubishi Electric Corp | Display controller |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5969793A (en) * | 1982-10-15 | 1984-04-20 | 株式会社日立製作所 | Matrix panel driver |
| JPS6143784A (en) * | 1985-08-08 | 1986-03-03 | 株式会社東芝 | Operation sequence display |
-
1986
- 1986-11-20 JP JP61278002A patent/JPS63131175A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5969793A (en) * | 1982-10-15 | 1984-04-20 | 株式会社日立製作所 | Matrix panel driver |
| JPS6143784A (en) * | 1985-08-08 | 1986-03-03 | 株式会社東芝 | Operation sequence display |
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|---|---|---|---|---|
| JPH02262718A (en) * | 1988-12-28 | 1990-10-25 | Seiko Epson Corp | Voltage controlled oscillator |
| JPH02304481A (en) * | 1989-05-18 | 1990-12-18 | Mitsubishi Electric Corp | Display controller |
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