JPS63128749A - 密着形イメ−ジセンサ - Google Patents
密着形イメ−ジセンサInfo
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- JPS63128749A JPS63128749A JP61277141A JP27714186A JPS63128749A JP S63128749 A JPS63128749 A JP S63128749A JP 61277141 A JP61277141 A JP 61277141A JP 27714186 A JP27714186 A JP 27714186A JP S63128749 A JPS63128749 A JP S63128749A
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Links
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- 239000004065 semiconductor Substances 0.000 claims abstract description 20
- 238000006243 chemical reaction Methods 0.000 claims description 23
- 239000010408 film Substances 0.000 abstract description 10
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- 230000006866 deterioration Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14665—Imagers using a photoconductor layer
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はファクシミリ、複写機、イメージスキャナー等
の光電変換デバイスとして用いられる密着形イメージセ
ンサに関するものである。
の光電変換デバイスとして用いられる密着形イメージセ
ンサに関するものである。
一般に、密着形イメージセンサは、ＭＯ３型ＩＣイメー
ジセンサやＣＯＤイメージセンサ等のＩＣイメージセン
サと比較してレンズによる縮小光学系を用いないため、
小形であり、経済性に優れている。
ジセンサやＣＯＤイメージセンサ等のＩＣイメージセン
サと比較してレンズによる縮小光学系を用いないため、
小形であり、経済性に優れている。
この様な密着形イメージセンサの順次走査駆動する回路
としては、第２図の回路図に示すように、例えば６４段
／チッ１あるいは１２８段／チップのシフｌ−レジスタ
走査回路９と、アドレス用ＭＯ３ＦＥＴスイッチ１０と
からなる駆動用集積回路を複数個ガラス基板上に、光電
変換素子１１と共にハイブリッド実装するものがある。
としては、第２図の回路図に示すように、例えば６４段
／チッ１あるいは１２８段／チップのシフｌ−レジスタ
走査回路９と、アドレス用ＭＯ３ＦＥＴスイッチ１０と
からなる駆動用集積回路を複数個ガラス基板上に、光電
変換素子１１と共にハイブリッド実装するものがある。
この光電変換素子１１とし、例えばアモルファスシリコ
ン等を用いて蓄積モード動作で光信号を読み取る場合、
ＭＯ３ＦＥＴスイッチ１０のゲートとドレインとの重な
りによるゲートドレイン容量１２を通してゲー１−に印
加したパルスのスイッチング雑音、およびジフトレジス
タ等の走査回路９の制御に必要なりロックパルスを供給
するクロック入力線１３と信号線１４間の寄生結合容量
１５を通して現われるクロック雑音等によりＳＮ比が劣
化し、高解像度化や高速読み取りができなかった。
ン等を用いて蓄積モード動作で光信号を読み取る場合、
ＭＯ３ＦＥＴスイッチ１０のゲートとドレインとの重な
りによるゲートドレイン容量１２を通してゲー１−に印
加したパルスのスイッチング雑音、およびジフトレジス
タ等の走査回路９の制御に必要なりロックパルスを供給
するクロック入力線１３と信号線１４間の寄生結合容量
１５を通して現われるクロック雑音等によりＳＮ比が劣
化し、高解像度化や高速読み取りができなかった。
この様な雑音を抑圧する種々の方式が提案され、Ａ４判
、１６素子／ ｉｓ 、 ０．８ｍ５ｅｃ ／ラインで
ＳＮ比が２０ｄＢのような素子の開発報告もあるが、中
間調やカラー化を考えるとまだ充分でない。
、１６素子／ ｉｓ 、 ０．８ｍ５ｅｃ ／ラインで
ＳＮ比が２０ｄＢのような素子の開発報告もあるが、中
間調やカラー化を考えるとまだ充分でない。
最近、本質的に低雑音であるＣＯＤ ＩＣイメージセ
ンサの様な半導体基板を複数個並べ長尺化した、いわゆ
るマルチチップ型があるが、その性能はＭＯ３ＦＥＴス
イッチを利用したものに比べ非常に優れており、例えば
、Ａ４伴、１６素子／＋ｇｍ、 ０．５ａ＋ｓｅｃ ／
ライン以下でＳＮ比が５０ｄｂ程度と、ＳＮ比では２０
〜３０倍以上優れたものがある。
ンサの様な半導体基板を複数個並べ長尺化した、いわゆ
るマルチチップ型があるが、その性能はＭＯ３ＦＥＴス
イッチを利用したものに比べ非常に優れており、例えば
、Ａ４伴、１６素子／＋ｇｍ、 ０．５ａ＋ｓｅｃ ／
ライン以下でＳＮ比が５０ｄｂ程度と、ＳＮ比では２０
〜３０倍以上優れたものがある。
この様なマルチチップ型の一例として、第３図の配置図
に示す様に、半導体基板１を千鳥状に配列した例（テレ
ビジョン学会技術報告 ＥＤ６８１、ＰＰ４９−５３、
昭和５７年）や、第４図に示す様に直線的に配列した例
（電子通信学会技術研究報告、ＥＤ８４−１６１．１９
８５）がある。
に示す様に、半導体基板１を千鳥状に配列した例（テレ
ビジョン学会技術報告 ＥＤ６８１、ＰＰ４９−５３、
昭和５７年）や、第４図に示す様に直線的に配列した例
（電子通信学会技術研究報告、ＥＤ８４−１６１．１９
８５）がある。
しかしながら、前者は千鳥配置された半導体基板１の読
み取りラインが異なるためラインメモリを必要とし、回
路構成を複雑にするという問題があり、後者はこの様な
メモリを必要としない様に工夫されているが、半導体基
板１間の接続部での光電変換素子の特性が問題になる。
み取りラインが異なるためラインメモリを必要とし、回
路構成を複雑にするという問題があり、後者はこの様な
メモリを必要としない様に工夫されているが、半導体基
板１間の接続部での光電変換素子の特性が問題になる。
通常、この様な高性能型では解像度も高くなければ意味
がなく、現在では１６素子／ｌｌ１１以上の高解像度化
の要求が高く、この場合素子ピッチで６２．５μＩｎで
、一般的には画素寸法５０μｍ、ギャップ１２．５μｍ
となる。従って、第４図の様に、半導体基板１を直線状
に並べた場合、各半導体基板１の端部を、例えばｐｎ整
合フ第１・ダイオード１６からなる最近接の素子から６
６２５μｍ以内という高精度決断を必要とし、しかも暗
電流増加や光電変換特性の劣化の原因となる様な機械的
なダメージを与えない様な切断が必要である。しかし、
通常半導体基板１を切断する場合、スクライブラインか
ら少なくとも活性領域を数１０μｍ以上離すことが、特
性上および歩留り上必要とされている。
がなく、現在では１６素子／ｌｌ１１以上の高解像度化
の要求が高く、この場合素子ピッチで６２．５μＩｎで
、一般的には画素寸法５０μｍ、ギャップ１２．５μｍ
となる。従って、第４図の様に、半導体基板１を直線状
に並べた場合、各半導体基板１の端部を、例えばｐｎ整
合フ第１・ダイオード１６からなる最近接の素子から６
６２５μｍ以内という高精度決断を必要とし、しかも暗
電流増加や光電変換特性の劣化の原因となる様な機械的
なダメージを与えない様な切断が必要である。しかし、
通常半導体基板１を切断する場合、スクライブラインか
ら少なくとも活性領域を数１０μｍ以上離すことが、特
性上および歩留り上必要とされている。
この様に、ＣＯＤ ＩＣイメージセンサを複数個直線
状に並べた長尺のイメージセンサは、回路構成を複雑に
する事なく高性能化が達成されるにもかかわらず、半導
体基板１の歩留りや、端部に最も近い光電変換素子の特
性劣化という欠点があった。
状に並べた長尺のイメージセンサは、回路構成を複雑に
する事なく高性能化が達成されるにもかかわらず、半導
体基板１の歩留りや、端部に最も近い光電変換素子の特
性劣化という欠点があった。
本発明の目的は、この様な欠点を解決し、素子特性劣化
の無い、歩留りの高い高性能な密着形イメージセンサを
提供することにある。
の無い、歩留りの高い高性能な密着形イメージセンサを
提供することにある。
本発明の密着形イメージセンサは、トランスファーゲ−
１・とこのトランスファーゲーＩ・に接続されたＣＣＤ
シフトレジスタとを複数段接続した電荷転送手段および
出力アンプからなる信号電荷読出回路と、前記各トラン
スァーゲートとそれぞれ１対１接続され互に分離して設
けられた複数個の個別電極とを備えた半導体基板複数個
を、長尺の基板上に前記各個別電極が直線一列となる様
に配置したイメージセンサ用集積回路と、このイメージ
センサ用集積回路の前記各個別電極上に設けた光電変換
膜と、この光電変換膜上に設けた透明共通電極とを備え
たことを特徴とする。
１・とこのトランスファーゲーＩ・に接続されたＣＣＤ
シフトレジスタとを複数段接続した電荷転送手段および
出力アンプからなる信号電荷読出回路と、前記各トラン
スァーゲートとそれぞれ１対１接続され互に分離して設
けられた複数個の個別電極とを備えた半導体基板複数個
を、長尺の基板上に前記各個別電極が直線一列となる様
に配置したイメージセンサ用集積回路と、このイメージ
センサ用集積回路の前記各個別電極上に設けた光電変換
膜と、この光電変換膜上に設けた透明共通電極とを備え
たことを特徴とする。
本発明の構成によれば、高速、高感度、低雑音性に優れ
たＣＣＤシフトレジスタと光電変換素子の個別電極とな
る配線を施した駆動用集積回路を複数個前記個別電極が
直線状のアレイとなる様に並べて長尺化しておき、この
上に直線状のアレイとなった個別電極を覆う様に、帯状
に光電変換膜および透明導電膜を順次積層した光電変換
素子例とする構成をとっているので、光電変換素子は、
駆動用集積回路を切断し、−直線に並べた後に形成され
ているため、切断、配置等にともなう素子の特性劣化は
全くなく、歩留り、均一性の良い密着形イメージセンサ
を実現することが出来、高素子密度にも充分対応可能と
なる。
たＣＣＤシフトレジスタと光電変換素子の個別電極とな
る配線を施した駆動用集積回路を複数個前記個別電極が
直線状のアレイとなる様に並べて長尺化しておき、この
上に直線状のアレイとなった個別電極を覆う様に、帯状
に光電変換膜および透明導電膜を順次積層した光電変換
素子例とする構成をとっているので、光電変換素子は、
駆動用集積回路を切断し、−直線に並べた後に形成され
ているため、切断、配置等にともなう素子の特性劣化は
全くなく、歩留り、均一性の良い密着形イメージセンサ
を実現することが出来、高素子密度にも充分対応可能と
なる。
以下、本発明を図面により詳細に説明する。
第１図は本発明による一実施例の模式的平面図を示すも
のである。本実施例は、半導体基板１上に複数段（２５
６段）にわたり縦続接続されたＣＣＤシフトレジスタ２
が、転送効率の高い埋込みチャネルＣＣＤシフトレジス
タ（以下単にＣＣＤシフトレジスタと呼ぶ）で構成され
、転送りロックにより蓄積された光信号電荷を次段へと
順次転送し時系列の出力を得る２相ＣＣＤシフトレジス
タから構成される。この２５６段のＣＣＤシフトレジス
タ２に光信号電荷を転送するために、各段に１対１に対
応して同数段のトランスファーゲート３が接続されてい
る。これらトランスファーゲート３の入力側には、それ
ぞれ光電変換素子の個別電極４となる配線を設けている
。
のである。本実施例は、半導体基板１上に複数段（２５
６段）にわたり縦続接続されたＣＣＤシフトレジスタ２
が、転送効率の高い埋込みチャネルＣＣＤシフトレジス
タ（以下単にＣＣＤシフトレジスタと呼ぶ）で構成され
、転送りロックにより蓄積された光信号電荷を次段へと
順次転送し時系列の出力を得る２相ＣＣＤシフトレジス
タから構成される。この２５６段のＣＣＤシフトレジス
タ２に光信号電荷を転送するために、各段に１対１に対
応して同数段のトランスファーゲート３が接続されてい
る。これらトランスファーゲート３の入力側には、それ
ぞれ光電変換素子の個別電極４となる配線を設けている
。
この個別電極４の寸法は、例えば１６素子／ｌｌ１１の
場合、通常５０μｍ×５０μｍ程度である。また、その
ピッチは６２．５μｍとなっている。このＣＣＤシフト
レジスタ２の１段当りの転送方向の寸法、つまりゲート
長は光信号電荷量と転送効率で決められる。その電荷量
は、ゲート幅を調整することで補正可能であるため、ゲ
ート長は転送効率から決められる。一方、高速駆動する
ためには、ゲート長は短い方が良く、せいぜい５０μｍ
程度あるいはそれ以下である。
場合、通常５０μｍ×５０μｍ程度である。また、その
ピッチは６２．５μｍとなっている。このＣＣＤシフト
レジスタ２の１段当りの転送方向の寸法、つまりゲート
長は光信号電荷量と転送効率で決められる。その電荷量
は、ゲート幅を調整することで補正可能であるため、ゲ
ート長は転送効率から決められる。一方、高速駆動する
ためには、ゲート長は短い方が良く、せいぜい５０μｍ
程度あるいはそれ以下である。
例えば、半導体基板１が１チップ当り２５６段とすると
、個別電極４の長さは、６２．５μｍ×２５６−１６關
、ＣＣＤシフトレジスタの長さは５０μｍ Ｘ ２５６
＝ １２．８ｍｍとなり、個別電極４の列の方が長い
。従って半導体基板１を切断する際、ＣＣＤシフトレジ
スタ２の様な活性領域は、切断線からは充分に距離があ
りダメージ等は受けない。
、個別電極４の長さは、６２．５μｍ×２５６−１６關
、ＣＣＤシフトレジスタの長さは５０μｍ Ｘ ２５６
＝ １２．８ｍｍとなり、個別電極４の列の方が長い
。従って半導体基板１を切断する際、ＣＣＤシフトレジ
スタ２の様な活性領域は、切断線からは充分に距離があ
りダメージ等は受けない。
この半導体基板ｌ同志の接続点において個別電極４を６
２．５μｍピッチで並べるには、接続点の最近接個別電
極は、半導体基板１の切断線から６．２５μｍ以内にな
ければならない。しかし、本実施例では、個別電極４は
単なる門属膜であるため素子としてのダメージには全く
関係無い。
２．５μｍピッチで並べるには、接続点の最近接個別電
極は、半導体基板１の切断線から６．２５μｍ以内にな
ければならない。しかし、本実施例では、個別電極４は
単なる門属膜であるため素子としてのダメージには全く
関係無い。
この様にして切断された半導体基板１は、アルミ、ステ
ンレスあるいはガラス等のような安価な長尺基板５の上
に、個別電極４が直線的に一列となる様に複数個配列さ
れる。これをＡ４伴、１６素子／龍の密着形イメージセ
ンサとする場合、１チップ当り２５６段とすると、１４
個配列されることになる。なお、個別電極４を除く部位
は、通常の集積回路の様に５ｉ０２やＰＳＧ（リンケイ
酸ガラス）等の保護膜により覆われていることが望まし
い。
ンレスあるいはガラス等のような安価な長尺基板５の上
に、個別電極４が直線的に一列となる様に複数個配列さ
れる。これをＡ４伴、１６素子／龍の密着形イメージセ
ンサとする場合、１チップ当り２５６段とすると、１４
個配列されることになる。なお、個別電極４を除く部位
は、通常の集積回路の様に５ｉ０２やＰＳＧ（リンケイ
酸ガラス）等の保護膜により覆われていることが望まし
い。
この様な長尺基板５上に、光電変換特性に優れ、大面積
形成性に緻れたアモルファスシリコン（ａ −Ｓｉ）の
光電変換膜７を、個別電極４全域を覆う様に帯状に形成
する。この上に、ＩＴＯ等からなる透明導電層を形成し
、共通電極８とすることにより、長尺のサンドイッチ構
造の光電変換素子列が構成され、その結果長尺の密着形
イメージセンサが実現される。この透明共通電極８の上
に、素子部以外への光の照射を防ぐために、Ｃ「等より
なる遮光膜を設ける構成でもかまわない。
形成性に緻れたアモルファスシリコン（ａ −Ｓｉ）の
光電変換膜７を、個別電極４全域を覆う様に帯状に形成
する。この上に、ＩＴＯ等からなる透明導電層を形成し
、共通電極８とすることにより、長尺のサンドイッチ構
造の光電変換素子列が構成され、その結果長尺の密着形
イメージセンサが実現される。この透明共通電極８の上
に、素子部以外への光の照射を防ぐために、Ｃ「等より
なる遮光膜を設ける構成でもかまわない。
以上説明した様に、本発明によれば、個別電極を含む駆
動用集積回路を形成した半導体基板を複数個差べて長尺
化した後に、光電変換素子を薄膜で同一基板上に構成し
たことにより、従来の光電変換素子も駆動用集積回路と
同時に形成していた場合に比べて、半導体基板の切断に
よる光電変換素子へのダメージをなくし、歩留りが良好
で特性が均一で良好な密着形イメージセンサが実現でき
、さらに高素子密度化も容易に実現できるという効果も
ある。
動用集積回路を形成した半導体基板を複数個差べて長尺
化した後に、光電変換素子を薄膜で同一基板上に構成し
たことにより、従来の光電変換素子も駆動用集積回路と
同時に形成していた場合に比べて、半導体基板の切断に
よる光電変換素子へのダメージをなくし、歩留りが良好
で特性が均一で良好な密着形イメージセンサが実現でき
、さらに高素子密度化も容易に実現できるという効果も
ある。
第１図は本発明の一実施例を示す模式的な平面図、第２
図は一般の密着形イメージセンサの基本的回路図、第３
図、第４図は従来のＣＣＤマルチチップ型密着形イメー
ジセンサの二例の模式的な平面図である。 １・・・半導体基板、２・・・ＣＣＤシフトレジスタ、
３・・・トランスファゲート、４・・・個別電極、５・
・・長尺基板、６・・・出力アンプ、７・・・光電変換
膜、８・・・透明共通電極、９・・・シフトレジスタ走
査回路、１０・・・ＭＯ３ＦＥＴスイッチ、１１・・・
光電変換素子、１２・・・ゲート・トレイン容量、１３
・・・クロック入力線、１４・・・信号線、１５・・・
寄生結合容量、１６・・・ｐｎ接合フォトダイオード。 η ≦ 誤
図は一般の密着形イメージセンサの基本的回路図、第３
図、第４図は従来のＣＣＤマルチチップ型密着形イメー
ジセンサの二例の模式的な平面図である。 １・・・半導体基板、２・・・ＣＣＤシフトレジスタ、
３・・・トランスファゲート、４・・・個別電極、５・
・・長尺基板、６・・・出力アンプ、７・・・光電変換
膜、８・・・透明共通電極、９・・・シフトレジスタ走
査回路、１０・・・ＭＯ３ＦＥＴスイッチ、１１・・・
光電変換素子、１２・・・ゲート・トレイン容量、１３
・・・クロック入力線、１４・・・信号線、１５・・・
寄生結合容量、１６・・・ｐｎ接合フォトダイオード。 η ≦ 誤
Claims (1)
- トランスファーゲートとこのトランスファーゲートに
接続されたＣＣＤシフトレジスタとを複数段接続した電
荷転送手段および出力アンプからなる信号電荷読出回路
と、前記各トランスァーゲートとそれぞれ１対１接続さ
れ互に分離して設けられた複数個の個別電極とを備えた
半導体基板複数個を、長尺の基板上に前記各個別電極が
直線一列となる様に配置したイメージセンサ用集積回路
と、このイメージセンサ用集積回路の前記各個別電極上
に設けた光電変換膜と、この光電変換膜上に設けた透明
共通電極とを備えることを特徴とする密着形イメージセ
ンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61277141A JPS63128749A (ja) | 1986-11-19 | 1986-11-19 | 密着形イメ−ジセンサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61277141A JPS63128749A (ja) | 1986-11-19 | 1986-11-19 | 密着形イメ−ジセンサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63128749A true JPS63128749A (ja) | 1988-06-01 |
Family
ID=17579366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61277141A Pending JPS63128749A (ja) | 1986-11-19 | 1986-11-19 | 密着形イメ−ジセンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63128749A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592222A (en) * | 1989-02-10 | 1997-01-07 | Canon Kabushiki Kaisha | Sensor chip and photo-electric conversion apparatus using the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56140072A (en) * | 1980-03-11 | 1981-11-02 | Gen Electric | Manufacture of alumina ceramic |
| JPS6149463A (ja) * | 1984-08-17 | 1986-03-11 | Matsushita Electronics Corp | 一次元イメ−ジセンサ |
| JPS61184869A (ja) * | 1985-02-12 | 1986-08-18 | Mitsubishi Electric Corp | イメ−ジセンサ |
| JPS61256860A (ja) * | 1985-05-08 | 1986-11-14 | Mitsubishi Electric Corp | 画像読取装置 |
-
1986
- 1986-11-19 JP JP61277141A patent/JPS63128749A/ja active Pending
Patent Citations (4)
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Cited By (1)
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