JPS63127573A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS63127573A JPS63127573A JP27467486A JP27467486A JPS63127573A JP S63127573 A JPS63127573 A JP S63127573A JP 27467486 A JP27467486 A JP 27467486A JP 27467486 A JP27467486 A JP 27467486A JP S63127573 A JPS63127573 A JP S63127573A
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- 239000000758 substrate Substances 0.000 claims abstract description 8
- 230000005669 field effect Effects 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 abstract description 9
- 230000015556 catabolic process Effects 0.000 abstract description 8
- 239000012535 impurity Substances 0.000 abstract description 7
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910001423 beryllium ion Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し産業上の利用分野〕
本発明は電界効果１−ランジスタに関し、特にシヨ・ソ
トキー接合型の電界効果トランジスタに関する。
トキー接合型の電界効果トランジスタに関する。
１従来の技術〕
従来のショッＩ〜キー接音型の電界効果＋−ランジスタ
（以降ＦＥＴと称す）は、均一のキャリヤ濃度の能動５
層−ヒに、弔に、ゲート並びにソース及びドレイン電極
を設けるか、あるいはキャリヤ濃度がゲートの下の能動
層よりも高いソース及びドレイン領域を更に設けたｍ造
となっていた。
（以降ＦＥＴと称す）は、均一のキャリヤ濃度の能動５
層−ヒに、弔に、ゲート並びにソース及びドレイン電極
を設けるか、あるいはキャリヤ濃度がゲートの下の能動
層よりも高いソース及びドレイン領域を更に設けたｍ造
となっていた。
第５図は従来のＦ Ｅ Ｔの一例の断面図である。
この例は、ＧａＡｓの半絶縁性基板】表面に能動層２を
設け、能動層２上にゲー１−３とオーミ・ツク電ｆｆ１
７ａ及び７ｂを介してソース及びドレインの電極９ａ及
び９ｂを設け、更に絶縁膜として表面を覆うシリコンの
酸化膜８を設けている。
設け、能動層２上にゲー１−３とオーミ・ツク電ｆｆ１
７ａ及び７ｂを介してソース及びドレインの電極９ａ及
び９ｂを設け、更に絶縁膜として表面を覆うシリコンの
酸化膜８を設けている。
［発明が解決しようとする問題点］
一般に、ｎ型ＧａＡｓのショットキー接３型のＦＥＴの
ゲートの耐圧■８は、ウェンブル（Ｗｅｍｐｌｅ）氏の
式により と表わされる。ここで、ＮＤは不Ｋｉｆｌ！Ｊ濃度、ｔ
８は能動層の厚さを示している。
ゲートの耐圧■８は、ウェンブル（Ｗｅｍｐｌｅ）氏の
式により と表わされる。ここで、ＮＤは不Ｋｉｆｌ！Ｊ濃度、ｔ
８は能動層の厚さを示している。
この式より明らかなように、耐圧を高くするにはＮｏと
ｔｅの積を小さくすることが必要であるが、従来の電界
効果トランジスタは、能動層の不純物濃度が均一である
ので、しきい電圧及び相互コンダクタンスを高くしよう
とするとＮＤ−ｔ。
ｔｅの積を小さくすることが必要であるが、従来の電界
効果トランジスタは、能動層の不純物濃度が均一である
ので、しきい電圧及び相互コンダクタンスを高くしよう
とするとＮＤ−ｔ。
積・が大きくなるので、耐圧特にゲート・ドレイン間の
耐圧が低下してしまい特性の良好な高耐圧のＦＥＴを実
現することが難しいという欠点がある。
耐圧が低下してしまい特性の良好な高耐圧のＦＥＴを実
現することが難しいという欠点がある。
又、従来のＦ Ｅ Ｔでは、ゲーＩ・・ドレイン間容量
を増大せずに相互コンダクタンスを向上することも又困
難である。
を増大せずに相互コンダクタンスを向上することも又困
難である。
本発明の目的は、しきい電圧や相互コンダクタンス等の
特性を変えずにゲート・ドレイン間の耐圧を向上しかつ
ゲート・ドレイン間の容量を低減出来るＦＥＴを提供す
ることにある。
特性を変えずにゲート・ドレイン間の耐圧を向上しかつ
ゲート・ドレイン間の容量を低減出来るＦＥＴを提供す
ることにある。
本発明の電界効果トランジスタは、半絶縁性基板表面に
設けられた能動層と該能動層上に設けられたソース及び
ドレイン電極と該ソース及びドレイン電極の間の前記能
動層上に設けられたゲートとを少くとも有する電界効果
トランジスタにおいて、前記ゲートと前記ドレイン電極
との間の前記能動層にキャリヤ濃度の低い低濃度領域を
有して成る。
設けられた能動層と該能動層上に設けられたソース及び
ドレイン電極と該ソース及びドレイン電極の間の前記能
動層上に設けられたゲートとを少くとも有する電界効果
トランジスタにおいて、前記ゲートと前記ドレイン電極
との間の前記能動層にキャリヤ濃度の低い低濃度領域を
有して成る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の断面図である。
この第１の実施例は、ＧａＡｓの半絶縁性基板１表面の
ｎ型の能動層２上にゲート３並びにオーミック電極７ａ
及び７ｂを介してソース及びドレインの電極９ａ及び９
ｂを設け、ゲート３とドレインのオーミック電極７ｂと
の間の能動層中にゲート３に自己整合的にｎ型不純物を
導入してキャリヤ濃度を下げた低濃度領域としてイオン
注入領域６を設けている。
ｎ型の能動層２上にゲート３並びにオーミック電極７ａ
及び７ｂを介してソース及びドレインの電極９ａ及び９
ｂを設け、ゲート３とドレインのオーミック電極７ｂと
の間の能動層中にゲート３に自己整合的にｎ型不純物を
導入してキャリヤ濃度を下げた低濃度領域としてイオン
注入領域６を設けている。
第２図は本発明の第２の実施例の断面図である。
この第２の実施例は、能動層２の厚さよりも深いイオン
注入領域６′をゲート３に自己整合的に設けている。従
って、低濃度領域の下のイオン注入領域６′の半絶縁性
基板１にかかる部分がｎ型の不純物領域になる。
注入領域６′をゲート３に自己整合的に設けている。従
って、低濃度領域の下のイオン注入領域６′の半絶縁性
基板１にかかる部分がｎ型の不純物領域になる。
第３図（ａ）〜（ｄ）は本発明のＦＥＴの製造方法の第
１の実施例を説明するための工程順に示した半導体チッ
プの断面図である。この実施例は、先ず、第３図（ａ）
に示すように、結晶面が（１００）のＧａＡｓの半絶縁
性基板１表面に選択的にイオン注入を行い、ｎ型の能動
層２を形成し、その上にタングステンシリサイド等から
なるゲートを、フレオン系リアクティブイオンエツチン
グ（以降ＲＩＥと称す）法等により、所定のパターンに
形成する。
１の実施例を説明するための工程順に示した半導体チッ
プの断面図である。この実施例は、先ず、第３図（ａ）
に示すように、結晶面が（１００）のＧａＡｓの半絶縁
性基板１表面に選択的にイオン注入を行い、ｎ型の能動
層２を形成し、その上にタングステンシリサイド等から
なるゲートを、フレオン系リアクティブイオンエツチン
グ（以降ＲＩＥと称す）法等により、所定のパターンに
形成する。
次に、第３図（ｂ）に示すように、ドレイン側を開孔し
たホトレジスト膜４を形成し、これとゲート３とをマス
クとしてＢｅ、Ｍｇ、ＣｄあるいはＺｎ等ｎ型の不純物
をゲート３に自己整合的にイオン注入する。この場き、
例えば、能動層の不純物濃度が１〜５ 、Ｘ １０１７
（１−’、厚さが３Ｘ１０−’ｃ−以下として、Ｂｅイ
オンを注入する場きには、注入条件はエネルギーが６Ｑ
ｋｅＶ以下で、ドーズ量を５×１０１２Ｃ１ｌ−２以
Ｆになる。ここで、ホトレジスト膜４を形成する前に能
動層２の上に所定の厚さの絶縁膜を形成して、これを介
して不純物をイオン注入すればその厚さによって注入の
深さをある程度制御することもできる。
たホトレジスト膜４を形成し、これとゲート３とをマス
クとしてＢｅ、Ｍｇ、ＣｄあるいはＺｎ等ｎ型の不純物
をゲート３に自己整合的にイオン注入する。この場き、
例えば、能動層の不純物濃度が１〜５ 、Ｘ １０１７
（１−’、厚さが３Ｘ１０−’ｃ−以下として、Ｂｅイ
オンを注入する場きには、注入条件はエネルギーが６Ｑ
ｋｅＶ以下で、ドーズ量を５×１０１２Ｃ１ｌ−２以
Ｆになる。ここで、ホトレジスト膜４を形成する前に能
動層２の上に所定の厚さの絶縁膜を形成して、これを介
して不純物をイオン注入すればその厚さによって注入の
深さをある程度制御することもできる。
次に、第３図（Ｃ）に示すように、ホトレジスト膜４を
除去して、全面にシリコンの酸化膜５からなる絶縁膜を
形成した後、７０・０〜９００℃の熱処理を窒素あるい
は水素雰囲気中で行い、イオン注入領域６を活性化して
キャリヤ濃度を所定のしベルに低減する。
除去して、全面にシリコンの酸化膜５からなる絶縁膜を
形成した後、７０・０〜９００℃の熱処理を窒素あるい
は水素雰囲気中で行い、イオン注入領域６を活性化して
キャリヤ濃度を所定のしベルに低減する。
次に、第３図（ｄ）に示すように、酸化膜５を除去した
後、所定の位置にソース及びドレインのオーミック電ｆ
ｆｆｘ ７ ａ及び７ｂを、リフトオフ法と３５０〜５
００℃の熱処理によって形成する。
後、所定の位置にソース及びドレインのオーミック電ｆ
ｆｆｘ ７ ａ及び７ｂを、リフトオフ法と３５０〜５
００℃の熱処理によって形成する。
最後に、表面保護膜としてのシリコンの酸化膜８を被着
後ソース及びドレインの電極形成の窓を開孔して、Ｔｉ
−ＰＬ−＾Ｕ等の電極を、スパッタ法等により被着後イ
オンミリング法等により加工・形成して、第１図に示す
ような電界効果トランジスタを得る。
後ソース及びドレインの電極形成の窓を開孔して、Ｔｉ
−ＰＬ−＾Ｕ等の電極を、スパッタ法等により被着後イ
オンミリング法等により加工・形成して、第１図に示す
ような電界効果トランジスタを得る。
第７１図（ａ）〜（ｄ）は本発明のＦＥＴの製造方法の
第２の実施例を説明するための工程順に示した半導体チ
ップの断面図である。
第２の実施例を説明するための工程順に示した半導体チ
ップの断面図である。
この実施例は、イオン注入領域６′を能動層２の厚さよ
りも深く形成すること以外は、第１の実施例と同じであ
る。
りも深く形成すること以外は、第１の実施例と同じであ
る。
以上説明したように本発明は、ゲートとドレイン電極と
の間の能動層にキャリヤ濃度の低い低濃度領域を設ける
ことにより、しきい電圧や相互コンダクタンス等の特性
を変えずにゲート・ドレイン間の耐圧の向上及びゲート
・ドレイン間の容量の低減を図ることが出来るという効
果と共に第２の実施例のように能動層の厚さよりも深く
イオン注入領域を形成して低濃度領域の下に能動層とは
反対導電型の領域を設けることにより、ゲート長を短か
くした場合短チヤネル効果も防止出来るという効県もあ
る。
の間の能動層にキャリヤ濃度の低い低濃度領域を設ける
ことにより、しきい電圧や相互コンダクタンス等の特性
を変えずにゲート・ドレイン間の耐圧の向上及びゲート
・ドレイン間の容量の低減を図ることが出来るという効
果と共に第２の実施例のように能動層の厚さよりも深く
イオン注入領域を形成して低濃度領域の下に能動層とは
反対導電型の領域を設けることにより、ゲート長を短か
くした場合短チヤネル効果も防止出来るという効県もあ
る。
又、低濃度領域がゲートに自己整合的に形成されるので
、素子特性の再現性が良くしかも素子が微細化された場
合でもゲートに対して常に精度良く低濃度領域を形成出
来るという効果もある。
、素子特性の再現性が良くしかも素子が微細化された場
合でもゲートに対して常に精度良く低濃度領域を形成出
来るという効果もある。
（ｄ）はそれぞれ本発明のＦＥＴの製造方法の第１及び
第２の実施例を説明するための工程順に示した半導体チ
ップの断面図、第５図は従来のＦＥＴの一例の断面図で
ある。
第２の実施例を説明するための工程順に示した半導体チ
ップの断面図、第５図は従来のＦＥＴの一例の断面図で
ある。
１・・・半絶縁性基板、２・・・能動層、３・・・ゲー
ト、４・・・ホトレジスト膜、５・・・酸化膜、６．６
′・・・イオン注入領域、７ａ、７ｂ・・・オーミック
電極、８・・・酸化膜、９ａ、９ｂ・・・電極。
ト、４・・・ホトレジスト膜、５・・・酸化膜、６．６
′・・・イオン注入領域、７ａ、７ｂ・・・オーミック
電極、８・・・酸化膜、９ａ、９ｂ・・・電極。
＼、
第１図
第２凹
第４図
Claims (1)
- 半絶縁性基板表面に設けられた能動層と該能動層上に設
けられたソース及びドレイン電極と該ソース及びドレイ
ン電極の間の前記能動層上に設けられたゲートとを少く
とも有する電界効果トランジスタにおいて、前記ゲート
と前記ドレイン電極との間の前記能動層にキャリヤ濃度
の低い低濃度領域を有することを特徴とする電界効果ト
ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27467486A JPS63127573A (ja) | 1986-11-17 | 1986-11-17 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27467486A JPS63127573A (ja) | 1986-11-17 | 1986-11-17 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63127573A true JPS63127573A (ja) | 1988-05-31 |
Family
ID=17544981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27467486A Pending JPS63127573A (ja) | 1986-11-17 | 1986-11-17 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63127573A (ja) |
-
1986
- 1986-11-17 JP JP27467486A patent/JPS63127573A/ja active Pending
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