JPS63127491A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS63127491A JPS63127491A JP61274693A JP27469386A JPS63127491A JP S63127491 A JPS63127491 A JP S63127491A JP 61274693 A JP61274693 A JP 61274693A JP 27469386 A JP27469386 A JP 27469386A JP S63127491 A JPS63127491 A JP S63127491A
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- control signal
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000004913 activation Effects 0.000 claims abstract description 67
- 239000011159 matrix material Substances 0.000 claims abstract description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 5
- 238000007599 discharging Methods 0.000 abstract 3
- 230000003213 activating effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ装置に関し、特に行系及び列系の
タイミング信号に従ってメモリセル・マトリクスの行線
及び列線を選択するダイナミックＲＡＭ装置等の半導体
メモリ装置に関する。
タイミング信号に従ってメモリセル・マトリクスの行線
及び列線を選択するダイナミックＲＡＭ装置等の半導体
メモリ装置に関する。
従来のこの種の半導体メモリ装置について図面を参照し
て説明する。
て説明する。
第４図は従来の半導体メモリ装置の一例を示すブロック
図である。
図である。
アドレスバッファ回路１は、アドレス活性化信号ＡＡに
従ってアドレス信号ＡＤを列デコーダ３ａ及び行デコー
ダ６へ伝達する。
従ってアドレス信号ＡＤを列デコーダ３ａ及び行デコー
ダ６へ伝達する。
タイミング信号発生回路２ａは、行系制御信号ＲＡＳと
列系制御信号ＣＡＳとを入力し、行デコーダ６に対して
行デコーダ活性化信号ＡＲと第１のプリチャージ信号Ｐ
１とを発生し、列デコーダ３ａに対して列デコーダ活性
化信号Ａｃ’と第２のプリチャージ信号Ｐ２と列線接続
制御信号Ｓｃとを発生し、アドレスバッファ回路１に対
し行及び列アドレス活性化信号ＡＡユ、ＡＡｃからなる
アドレス活性化信号ＡＡを発生する。
列系制御信号ＣＡＳとを入力し、行デコーダ６に対して
行デコーダ活性化信号ＡＲと第１のプリチャージ信号Ｐ
１とを発生し、列デコーダ３ａに対して列デコーダ活性
化信号Ａｃ’と第２のプリチャージ信号Ｐ２と列線接続
制御信号Ｓｃとを発生し、アドレスバッファ回路１に対
し行及び列アドレス活性化信号ＡＡユ、ＡＡｃからなる
アドレス活性化信号ＡＡを発生する。
列デコーダ３ａは、第２のプリチャージ信号Ｐ２と列デ
コーダ活性化信号ＡＣ′とによりアドレスバッファ回路
１からの列アドレスに対応する列線を選択するための配
線選択信号を発生する複数の列線選択ゲート回路３１ａ
と、列線接続制御信号Ｓｃにより各列線選択ゲート回路
３１ａの出力信号をそれぞれ列線接続ゲート回路４へ出
力する複数の選択信号ゲート回路３２とを備えている。
コーダ活性化信号ＡＣ′とによりアドレスバッファ回路
１からの列アドレスに対応する列線を選択するための配
線選択信号を発生する複数の列線選択ゲート回路３１ａ
と、列線接続制御信号Ｓｃにより各列線選択ゲート回路
３１ａの出力信号をそれぞれ列線接続ゲート回路４へ出
力する複数の選択信号ゲート回路３２とを備えている。
列線接続ゲート回路４は、各選択信号ゲート回路３２の
出力信号により選択されたメモリセル・マトリクス５の
列線をデータ入出力線に接続し、データＤＴの伝達を行
う。
出力信号により選択されたメモリセル・マトリクス５の
列線をデータ入出力線に接続し、データＤＴの伝達を行
う。
メモリセル・７１−リクス５は、行線と列線との交差部
にそれぞれメモリセルを持ち、選択された行線と列線と
の交差部のメモリセルに対しデータＤＴの書込み読出し
を行う。
にそれぞれメモリセルを持ち、選択された行線と列線と
の交差部のメモリセルに対しデータＤＴの書込み読出し
を行う。
行デコーダ６は、行デコーダ活性化信号ＡＲと第１のプ
リチャージ信号Ｐ１とによりアドレスバッファ回路１か
らの行アドレスに対応する行線を選択する。
リチャージ信号Ｐ１とによりアドレスバッファ回路１か
らの行アドレスに対応する行線を選択する。
第５図は列デコーダ３ａのうちの列線一本に対応する回
路の一例を示す回路図である。
路の一例を示す回路図である。
この回路は、トランジスタＱｌ〜Ｑ６を含む列線選択ゲ
ート回路３１ａとトランジスタＱ７゜Ｑ８を含む選択信
号ゲート回路３２とで構成され、各部信号のタイミング
関係は第６図に示すとおりである。
ート回路３１ａとトランジスタＱ７゜Ｑ８を含む選択信
号ゲート回路３２とで構成され、各部信号のタイミング
関係は第６図に示すとおりである。
列アドレス活性化信号ＡＡＣ及び列デコーダ活性化信号
Ａｃ′は列系制御信号ＣＡＳ活性化直後に活性化し、列
アドレス活性化信号Ａ Ａ ｃが活性化するもでに第２
のプリチャージ信号Ｐ２は非活性状態となっている。従
って、トランジスタＱｔ。
Ａｃ′は列系制御信号ＣＡＳ活性化直後に活性化し、列
アドレス活性化信号Ａ Ａ ｃが活性化するもでに第２
のプリチャージ信号Ｐ２は非活性状態となっている。従
って、トランジスタＱｔ。
Ｑ３によりそれぞれ電源電圧■ｃｃ近くまでプリチャー
ジされていたトランジスタＱ４〜Ｑ６がら成るＮＯＲゲ
ートの節点Ｎ、、Ｎ２は、第２のプリチャージ信号Ｐ２
が非活性状態となりトランジスタＱｌ、Ｑ３により電源
から隔離された後、列デコーダ活性信号Ａｃ’により節
点Ｎ２の電荷が放電され、またアドレス信号ＡＤにトラ
ンジスタＱ４〜Ｑ６を導通させる信号があれば節点Ｎｌ
の電荷も放電される。即ち、節点Ｎ、、Ｎ２の電荷が同
時に放電される。
ジされていたトランジスタＱ４〜Ｑ６がら成るＮＯＲゲ
ートの節点Ｎ、、Ｎ２は、第２のプリチャージ信号Ｐ２
が非活性状態となりトランジスタＱｌ、Ｑ３により電源
から隔離された後、列デコーダ活性信号Ａｃ’により節
点Ｎ２の電荷が放電され、またアドレス信号ＡＤにトラ
ンジスタＱ４〜Ｑ６を導通させる信号があれば節点Ｎｌ
の電荷も放電される。即ち、節点Ｎ、、Ｎ２の電荷が同
時に放電される。
この後、この放電がほぼ完了［また時点で列線接続制御
信号Ｓｃが活性化して列線選択ゲート回路３１ａの出力
信号を１−ランジスタＱ７．Ｑ８を介して列線接続ゲー
ト回路４へ伝達する構成となっている。
信号Ｓｃが活性化して列線選択ゲート回路３１ａの出力
信号を１−ランジスタＱ７．Ｑ８を介して列線接続ゲー
ト回路４へ伝達する構成となっている。
上述した従来の半導体メモリ装置は、列線選択ゲート回
路を構成するＯＲ回路の節点Ｎ、、Ｎ２の電荷を同時に
放電する構成となっているので、放電時間が長くなり列
線接続制御信号Ｓｃの活性化を遅らせ、動作速度の高速
化が妨げられるという欠点があった。
路を構成するＯＲ回路の節点Ｎ、、Ｎ２の電荷を同時に
放電する構成となっているので、放電時間が長くなり列
線接続制御信号Ｓｃの活性化を遅らせ、動作速度の高速
化が妨げられるという欠点があった。
また、放電時間を短かくするためにトランジスタのゲー
ト幅を広くし放電系の抵抗を小さくしようとすると、チ
ップ寸法が大きくなったり節点Ｎ、、Ｎ２の容量が増加
したりして容易に放電時間を短縮することができないと
いう欠点があった。
ト幅を広くし放電系の抵抗を小さくしようとすると、チ
ップ寸法が大きくなったり節点Ｎ、、Ｎ２の容量が増加
したりして容易に放電時間を短縮することができないと
いう欠点があった。
本発明の目的は、チップ寸法を大きくすることなく動作
速度の高速化をはかることができる半導体メモリ装置を
提供することにある。
速度の高速化をはかることができる半導体メモリ装置を
提供することにある。
本発明の半導体メモリ装置は、行系制御信号とこの行系
制御信号から所定の時間遅延して活性状態となる列系制
御信号とを入力し、前記行系制御信号の活性化直後に非
活性状態となる第１のプリチャージ信号と、前記行系制
御信号の活性化後、前記列系制御信号が活性化するまで
の所定のタイミングで活性状態となる列デコーダ活性化
信号と、前記列系制御信号の活性直後に活性状態となる
列アトし・ス活性化信号と、前記列デコーダ活性化信号
の活性化後、前記列アドレス活性化信号が活性化するま
での所定のタイミングで非活性状態となる第２のプリチ
ャージ信号と、前記列アドレス活性化信号の活性化後、
所定のタイミングで活性状態となる列線接続制御信号と
を含む信号を発生するタイミング信号発生回路と、前記
第１及び第２のプリチャージ信号と前記列デコーダ活性
化信号とによりアドレスバッファ回路からの列アドレス
に対応する列線を選択するための列線選択信号を出力す
る複数の列線選択ゲート回路とこれら各列線選択グー１
〜回路からの出力信号を前記列線接続制御信号によりそ
れぞれ出力する複数の選択信号ゲート回路とを備えた列
デコーダと、前記各選択信号ゲート回路の出力信号によ
り選択されたメモリセル・７１−リクスの列線をデータ
入出力線に接続する列線接続ゲート回路とを有している
。
制御信号から所定の時間遅延して活性状態となる列系制
御信号とを入力し、前記行系制御信号の活性化直後に非
活性状態となる第１のプリチャージ信号と、前記行系制
御信号の活性化後、前記列系制御信号が活性化するまで
の所定のタイミングで活性状態となる列デコーダ活性化
信号と、前記列系制御信号の活性直後に活性状態となる
列アトし・ス活性化信号と、前記列デコーダ活性化信号
の活性化後、前記列アドレス活性化信号が活性化するま
での所定のタイミングで非活性状態となる第２のプリチ
ャージ信号と、前記列アドレス活性化信号の活性化後、
所定のタイミングで活性状態となる列線接続制御信号と
を含む信号を発生するタイミング信号発生回路と、前記
第１及び第２のプリチャージ信号と前記列デコーダ活性
化信号とによりアドレスバッファ回路からの列アドレス
に対応する列線を選択するための列線選択信号を出力す
る複数の列線選択ゲート回路とこれら各列線選択グー１
〜回路からの出力信号を前記列線接続制御信号によりそ
れぞれ出力する複数の選択信号ゲート回路とを備えた列
デコーダと、前記各選択信号ゲート回路の出力信号によ
り選択されたメモリセル・７１−リクスの列線をデータ
入出力線に接続する列線接続ゲート回路とを有している
。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック図である。
アドレスバッファ回路１は、行及び列アドレス活性化信
号Ａ Ａ Ｒ、Ａ Ａ ｃから成るアドレス活性化信号
ＡＡに従ってアドレス信号ＡＤを列デコーダ３及び行デ
コーダ６へ伝達する。
号Ａ Ａ Ｒ、Ａ Ａ ｃから成るアドレス活性化信号
ＡＡに従ってアドレス信号ＡＤを列デコーダ３及び行デ
コーダ６へ伝達する。
タイミング信号発生回路２は、行系制御信号ＲＡＳと、
この行系制御信号ＲＡＳがら所定の時間遅延して活性化
状態となる列系制御信号ＣＡＳとを入力し、行系制御信
号ＲＡＳの活性化直後に活性状態となる行アドレス活性
化信号Ａ Ａ Ｒ及び行デコーダ活性化信号ＡＲと、非
活性状態となる第１のプリチャージ信号Ｐ１と、行系制
御信号Ｒ，ＡＳの活性後、列系制御信号ＣＡＳが活性化
するまでの所定のタイミングで活性状態となる列デコー
ダ活性化信号Ａｃと、列系制御信号ＣＡＳの活性化直後
に活性状態となる列アドレス活性化信号ＡＡＣと、列デ
コーダ活性化信号Ａｃの活性化後、列アドレス活性化信
号ＡＡＣが活性化するまでの所定とタイミングで非活性
状態となる第２のプリチャージ信号Ｐ２と、列アドレス
活性化信号ＡＡＣの活性化後、所定のタイミングで活性
状態となる列線接続制御信号Ｓｃとを発生する。
この行系制御信号ＲＡＳがら所定の時間遅延して活性化
状態となる列系制御信号ＣＡＳとを入力し、行系制御信
号ＲＡＳの活性化直後に活性状態となる行アドレス活性
化信号Ａ Ａ Ｒ及び行デコーダ活性化信号ＡＲと、非
活性状態となる第１のプリチャージ信号Ｐ１と、行系制
御信号Ｒ，ＡＳの活性後、列系制御信号ＣＡＳが活性化
するまでの所定のタイミングで活性状態となる列デコー
ダ活性化信号Ａｃと、列系制御信号ＣＡＳの活性化直後
に活性状態となる列アドレス活性化信号ＡＡＣと、列デ
コーダ活性化信号Ａｃの活性化後、列アドレス活性化信
号ＡＡＣが活性化するまでの所定とタイミングで非活性
状態となる第２のプリチャージ信号Ｐ２と、列アドレス
活性化信号ＡＡＣの活性化後、所定のタイミングで活性
状態となる列線接続制御信号Ｓｃとを発生する。
列デコーダ３は、第１及び第２のビリチャージ信号Ｐ、
、Ｐ２と列デコーダ活性化信号ＡＣとにより、アドレス
バッファ回路１からの列アドレスに対応する列線を選択
するための列線選択信号を出力する複数の列線選択ゲー
ト回路３１と、各列線選択ゲート回路３１の出力信号を
列線接続制御信号Ｓｃによりそれぞれ列線接続ゲート回
路へ伝達する複数の選択信号ゲート回路３２とを備えて
いる。
、Ｐ２と列デコーダ活性化信号ＡＣとにより、アドレス
バッファ回路１からの列アドレスに対応する列線を選択
するための列線選択信号を出力する複数の列線選択ゲー
ト回路３１と、各列線選択ゲート回路３１の出力信号を
列線接続制御信号Ｓｃによりそれぞれ列線接続ゲート回
路へ伝達する複数の選択信号ゲート回路３２とを備えて
いる。
列線接続ゲート回路４は、各選択信号ゲート回路３２の
出力信号により選択されたメモリセル・マトリクス５の
列線をデータ入出力線に接続しデータＤＴの伝達を行う
。
出力信号により選択されたメモリセル・マトリクス５の
列線をデータ入出力線に接続しデータＤＴの伝達を行う
。
メモリセル・マトリクス５は、行線と列線との交差部に
それぞれメモリセルを持ち、選択された行線と列線との
交差部のメモリセルに対しデータＤＴの書込み読出しを
行う。
それぞれメモリセルを持ち、選択された行線と列線との
交差部のメモリセルに対しデータＤＴの書込み読出しを
行う。
行デコーダ６は、行デコーダ活性化信号ＡＲと第１のプ
リチャージ信号Ｐ１とによりアドレスバ・ンファ回路１
からの行アドレスに対応する行線を選択する。
リチャージ信号Ｐ１とによりアドレスバ・ンファ回路１
からの行アドレスに対応する行線を選択する。
第２図は列デコーダ３のうちの列線一本に対応する回路
の一例を示す回路図である。
の一例を示す回路図である。
第２図に示す列デコーダ３の回路が第５図に示す従来の
列デコーダ３ａの回路と相違する点は、トランジスタＱ
１のオン・オフを第１のプリチャージ信号Ｐ、で行う点
と、トランジスタＱ２をオン・オフする列デコーダ活性
化信号ＡＣのタイミング関係が相違している点にある。
列デコーダ３ａの回路と相違する点は、トランジスタＱ
１のオン・オフを第１のプリチャージ信号Ｐ、で行う点
と、トランジスタＱ２をオン・オフする列デコーダ活性
化信号ＡＣのタイミング関係が相違している点にある。
第３図はこの実施例を動作させたときの各部信号の波形
図である。
図である。
まず、第１のプリチャージ信号Ｐ１は行系制御信号ＲＡ
Ｓの活性化直後に非活性状態となり、トランジスタＱ４
〜Ｑ６がら成るＮＯＲゲートの接地端子側の節点Ｎ２が
トランジスタＱ１により電源から隔離される。
Ｓの活性化直後に非活性状態となり、トランジスタＱ４
〜Ｑ６がら成るＮＯＲゲートの接地端子側の節点Ｎ２が
トランジスタＱ１により電源から隔離される。
次に、行系制御信号ＲＡＳが活性化してから列系制御信
号ＣＡＳが活性化するまでの間で、かつ行アドレス活性
化信号ＡＡＲが非活性となった後のタイミングで活性化
する列デコーダ活性化信号ＡＣによりトランジスタＱ２
が導通になり接点Ｎ２の電荷が放電される。
号ＣＡＳが活性化するまでの間で、かつ行アドレス活性
化信号ＡＡＲが非活性となった後のタイミングで活性化
する列デコーダ活性化信号ＡＣによりトランジスタＱ２
が導通になり接点Ｎ２の電荷が放電される。
続いて第２のプリチャージ信号Ｐ２によりＮ。
Ｒゲートの出力端の節点Ｎ１が電源がら隔離され、ＮＯ
ＲゲートのトランジスタＱ４〜Ｑ６を導通させるアドレ
ス信号ＡＤが入力されると接点Ｎ１の電荷も放電される
。
ＲゲートのトランジスタＱ４〜Ｑ６を導通させるアドレ
ス信号ＡＤが入力されると接点Ｎ１の電荷も放電される
。
即ち、節点Ｎ２の電荷があらかじめ放電されてから節点
Ｎ１の電荷が放電されるので節点Ｎ１の放電時間が短か
くなり、列アドレス活性信号ＡＡｃの活性時点から列線
接点制御信号Ｓ。の活性化時点までの時間Ｔ、を短縮す
ることができる。
Ｎ１の電荷が放電されるので節点Ｎ１の放電時間が短か
くなり、列アドレス活性信号ＡＡｃの活性時点から列線
接点制御信号Ｓ。の活性化時点までの時間Ｔ、を短縮す
ることができる。
以上説明したように本発明は、列線選択ゲート回路を構
成するＮＯＲゲートの接地端子側の節点の電荷を放電し
てからこのＮＯＲゲートの出力端の節点の電荷を放電す
る構成とすることにより、ＮＯＲゲートの出力端の節点
の放電時間を短縮することができ、チップ寸法を変える
ことなく動作速度を高速化することができる効果がある
。
成するＮＯＲゲートの接地端子側の節点の電荷を放電し
てからこのＮＯＲゲートの出力端の節点の電荷を放電す
る構成とすることにより、ＮＯＲゲートの出力端の節点
の放電時間を短縮することができ、チップ寸法を変える
ことなく動作速度を高速化することができる効果がある
。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示された列デコーダの列線一本に対応する回路
の一例を示す回路図、第３図は第１図に示す実施例を動
作させたときの各部信号の波形図、第４図は従来の半導
体メモリ装置の一例を示すブロック図、第５図は第４図
に示された列デコーダの列線一本に対応する回路の一例
を示す回路図、第６図は第４図に示す半導体メモリ装置
を動作させたときの各部信号の波形図である。 １・・・アドレスバッファ回路、２，２ａ・・・タイミ
ング信号発生回路、３，３ａ・・・列デコーダ、４・・
・列線接続ゲーＩ・回路、５・・・メモリセル・マトリ
クス、６・・・行デコーダ、３１．３１ａ・・・列線選
択ゲート回路、３２・・・選択信号ゲート回路、Ｑ＋〜
Ｑ８・・・トランジスタ。
第１図に示された列デコーダの列線一本に対応する回路
の一例を示す回路図、第３図は第１図に示す実施例を動
作させたときの各部信号の波形図、第４図は従来の半導
体メモリ装置の一例を示すブロック図、第５図は第４図
に示された列デコーダの列線一本に対応する回路の一例
を示す回路図、第６図は第４図に示す半導体メモリ装置
を動作させたときの各部信号の波形図である。 １・・・アドレスバッファ回路、２，２ａ・・・タイミ
ング信号発生回路、３，３ａ・・・列デコーダ、４・・
・列線接続ゲーＩ・回路、５・・・メモリセル・マトリ
クス、６・・・行デコーダ、３１．３１ａ・・・列線選
択ゲート回路、３２・・・選択信号ゲート回路、Ｑ＋〜
Ｑ８・・・トランジスタ。
Claims (1)
- 行系制御信号とこの行系制御信号から所定の時間遅延し
て活性状態となる列系制御信号とを入力し、前記行系制
御信号の活性化直後に非活性状態となる第１のプリチャ
ージ信号と、前記行系制御信号の活性化後、前記列系制
御信号が活性化するまでの所定のタイミングで活性状態
となる列デコーダ活性化信号と、前記列系制御信号の活
性直後に活性状態となる列アドレス活性化信号と、前記
列デコーダ活性化信号の活性化後、前記列アドレス活性
化信号が活性化するまでの所定のタイミングで非活性状
態となる第２のプリチャージ信号と、前記列アドレス活
性化信号の活性化後、所定のタイミングで活性状態とな
る列線接続制御信号とを含む信号を発生するタイミング
信号発生回路と、前記第１及び第２のプリチャージ信号
と前記列デコーダ活性化信号とによりアドレスバッファ
回路からの列アドレスに対応する列線を選択するための
列線選択信号を出力する複数の列線選択ゲート回路とこ
れら各列線選択ゲート回路からの出力信号を前記列線接
続制御信号によりそれぞれ出力する複数の選択信号ゲー
ト回路とを備えた列デコーダと、前記各選択信号ゲート
回路の出力信号により選択されたメモリセル・マトリク
スの列線をデータ入出力線に接続する列線接続ゲート回
路とを有することを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61274693A JPS63127491A (ja) | 1986-11-17 | 1986-11-17 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61274693A JPS63127491A (ja) | 1986-11-17 | 1986-11-17 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63127491A true JPS63127491A (ja) | 1988-05-31 |
Family
ID=17545252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61274693A Pending JPS63127491A (ja) | 1986-11-17 | 1986-11-17 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63127491A (ja) |
-
1986
- 1986-11-17 JP JP61274693A patent/JPS63127491A/ja active Pending
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