JPS63124579A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63124579A JPS63124579A JP26975586A JP26975586A JPS63124579A JP S63124579 A JPS63124579 A JP S63124579A JP 26975586 A JP26975586 A JP 26975586A JP 26975586 A JP26975586 A JP 26975586A JP S63124579 A JPS63124579 A JP S63124579A
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- junction
- semiconductor device
- zener voltage
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/866—Zener diodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体装置に関し、さらに詳しくはツェナー
ダイオードの接合の構造に関するものである。
ダイオードの接合の構造に関するものである。
（従来技術）
従来のガラス封止型ツェナーダイオードにおける拡散形
半導体装置の構造を、第３図の断面図に示した。
半導体装置の構造を、第３図の断面図に示した。
第３図において、１はＮ層からなる半導体基板、３はガ
ードリング３ａを有するＰ＋拡散層、４ａ。
ードリング３ａを有するＰ＋拡散層、４ａ。
４ｂは絶縁膜層、５は表面電極、６は裏面電極、７は表
面電極５上に形成されたＡｇバンブである。
面電極５上に形成されたＡｇバンブである。
第３図にみるような、従来のガラス封止型ツェナーダイ
オードの半導体装置は、均一なＮｌｉの半導体基板中に
ガードリングを有する接合Ｐ＋層を有する構造となって
いる。 ところで、この半導体装置のガラス封止型ツェ
ナーダイオードの組立て工程の一部には、ガラスとリー
ドのジュメット部とを融着するシーリング工程があるが
、このシーリング工程の際にガラスやジュメット部から
のＮａ等アルカリ成分によって、半導体装置表面の絶縁
層が汚染されるという問題がある。
オードの半導体装置は、均一なＮｌｉの半導体基板中に
ガードリングを有する接合Ｐ＋層を有する構造となって
いる。 ところで、この半導体装置のガラス封止型ツェ
ナーダイオードの組立て工程の一部には、ガラスとリー
ドのジュメット部とを融着するシーリング工程があるが
、このシーリング工程の際にガラスやジュメット部から
のＮａ等アルカリ成分によって、半導体装置表面の絶縁
層が汚染されるという問題がある。
この汚染によって、従来の半導体装置では■ 初期特性
として、ツェナー電圧がドリフト等の異状波形を生じ、
歩留りが低下する ■ 寿命テストにおいて、ツェナー電圧の変動及びリー
ク電流の増加を生じる という欠点があった。
として、ツェナー電圧がドリフト等の異状波形を生じ、
歩留りが低下する ■ 寿命テストにおいて、ツェナー電圧の変動及びリー
ク電流の増加を生じる という欠点があった。
（発明が解決しようとする問題点）
本発明の目的は、半導体基板表面における絶縁膜の汚染
からの影響を受けないようにして、正常かつ安定したツ
ェナー電圧をもつ半導体装置を提供することである。
また本発明の別の目的は、製造上ツェナー電圧の制御が
容易な半導体装置を提供することである。
からの影響を受けないようにして、正常かつ安定したツ
ェナー電圧をもつ半導体装置を提供することである。
また本発明の別の目的は、製造上ツェナー電圧の制御が
容易な半導体装置を提供することである。
［発明の構成］
（画題点を解決するための手段と作用）本発明のツェナ
ーダイオードでは、Ｎ型半導体基板に、接合Ｐ＋層が構
成される深さ内に、基板と同型の不純物による高濃度の
Ｎ４埋込層を形成する。 このような構造にすると接合
Ｐ”ｌの基板表面におけけるツェナー電圧は、接合Ｐ＋
層が基板内部のＮ“埋込層に対するツェナー電圧より必
ず大きくなる。 このため、この半導体装置のツェナー
電圧は、接合Ｐ＋層と、基板内部におけるＮ＋埋込層と
で決定されるツェナー電圧となる。
ーダイオードでは、Ｎ型半導体基板に、接合Ｐ＋層が構
成される深さ内に、基板と同型の不純物による高濃度の
Ｎ４埋込層を形成する。 このような構造にすると接合
Ｐ”ｌの基板表面におけけるツェナー電圧は、接合Ｐ＋
層が基板内部のＮ“埋込層に対するツェナー電圧より必
ず大きくなる。 このため、この半導体装置のツェナー
電圧は、接合Ｐ＋層と、基板内部におけるＮ＋埋込層と
で決定されるツェナー電圧となる。
つまり、接合Ｐ＋層の表面におけるツェナー電圧を内部
におけるツェナー電圧より十分に大きくすることにより
、従来の半導体装置が、基板表面のＰ”−Ｎ接合で、ブ
レークダウンを起こしていたのに対しで、本発明の半導
体装置は、基板内部のＰ“−Ｎ＋接合でブレークダウン
を起こすようになる。 その結果、本発明の半導体装置
では、半導体装置表面の絶縁膜がＮａ等によって汚染さ
れたとしても、その汚染からの影響を受けなくなり、ツ
ェナー電圧の正常かつ安定な半導体装置をつくることが
できる。
におけるツェナー電圧より十分に大きくすることにより
、従来の半導体装置が、基板表面のＰ”−Ｎ接合で、ブ
レークダウンを起こしていたのに対しで、本発明の半導
体装置は、基板内部のＰ“−Ｎ＋接合でブレークダウン
を起こすようになる。 その結果、本発明の半導体装置
では、半導体装置表面の絶縁膜がＮａ等によって汚染さ
れたとしても、その汚染からの影響を受けなくなり、ツ
ェナー電圧の正常かつ安定な半導体装置をつくることが
できる。
（実施例）
本発明の半導体装置を、第１図に示す。 第１図におけ
る符号で第３図と同じものは従来装置と同じであるので
、その説明を省略する。
る符号で第３図と同じものは従来装置と同じであるので
、その説明を省略する。
第１図において、Ｎ型半導体基板１の内部にはＮ＋埋込
層１２が基板内部において接合Ｐ＋層１３と接合を形成
するように接合Ｐ”１ｌ１３の深さ内に設けられている
。 Ｎ＋埋込層の不純物濃度は、半導体装置の接合Ｐ＋
層のツェナー電圧がＮ１埋込２層との間で決まるように
設定される。
層１２が基板内部において接合Ｐ＋層１３と接合を形成
するように接合Ｐ”１ｌ１３の深さ内に設けられている
。 Ｎ＋埋込層の不純物濃度は、半導体装置の接合Ｐ＋
層のツェナー電圧がＮ１埋込２層との間で決まるように
設定される。
このＮ”埋込層との接合におけるツェナー電圧は、接合
Ｐ”ｌｌの拡散深さや不純物濃度によってコントロール
できることは容易に理解できよう。
Ｐ”ｌｌの拡散深さや不純物濃度によってコントロール
できることは容易に理解できよう。
また、本発明が、前記のＰ”−Ｎ型ダイオードばかりで
なく、Ｎ”−Ｐ型ダイオードにおいても同様に適用でき
ることは当然である。
なく、Ｎ”−Ｐ型ダイオードにおいても同様に適用でき
ることは当然である。
本発明の半導体装置は、例えば、以下の製造方法で製作
できる。
できる。
まず、第２図（ａ ）に示すように、半導体基板１に熱
酸化処理を施して基板の両面に所定の厚さの絶縁膜層８
を形成する。 次に、第２図（ｂ）に示すように、選択
エツチングにより表面側の絶縁膜層８をバターニングす
るとともに裏面側の絶縁膜層８を除去する。 しかる後
、５００〜２０００人の絶縁膜層９を熱酸化処理を施し
て形成しく９ａはこの際裏面に形成された絶縁ｒｃ４層
である）、この絶縁膜層９を透してイオン注入法により
Ｎ１層１２を形成する。 次に第２図（Ｃ）に示すよう
に、半導体基板表裏の絶縁ｍ層８．９．９８を除去し、
その後、第２図（ｄ ）のように、半導体基板１の表面
に、半導体基板１と同濃度のＮｆｆのＶＧ層１ａを所定
の厚さに形成し、Ｎ” 層１２を基板内に埋め込む。
次に第２図（ｅ）に示すように、半導体基板１に熱酸化
処理を施して基板の表裏面に所定の厚さの絶縁膜層４ｂ
を形成した後、第２図（ｆ ）に示すように、選択エツ
チングにより表面側の絶縁膜層４ｂをバターニングする
とともに裏面側の絶縁層４ｂを除去した後、該パターニ
ング開孔を熱酸化して絶縁膜Ｒ４ａを形成し、この熱酸
化した絶縁膜ｆｆ１４ａを透してイオン注入法によりＰ
“不純物層１３を形成する。 次に、第２図（（＋ ）
に示すように、Ｐ＋不純物籾１３のコンタクト用の孔を
選択エツチングにより開孔して、該開孔にお（ブる半導
体基＆１の表面に電極金属を蒸着し、その後選択エツチ
ングにより表面電極５を形成する。 さらに第２図（ｈ
）に示すように、半導体基板１を所定のｊ７さに研は処
理を施した侵、実部電極６を蒸着法により形成する。
酸化処理を施して基板の両面に所定の厚さの絶縁膜層８
を形成する。 次に、第２図（ｂ）に示すように、選択
エツチングにより表面側の絶縁膜層８をバターニングす
るとともに裏面側の絶縁膜層８を除去する。 しかる後
、５００〜２０００人の絶縁膜層９を熱酸化処理を施し
て形成しく９ａはこの際裏面に形成された絶縁ｒｃ４層
である）、この絶縁膜層９を透してイオン注入法により
Ｎ１層１２を形成する。 次に第２図（Ｃ）に示すよう
に、半導体基板表裏の絶縁ｍ層８．９．９８を除去し、
その後、第２図（ｄ ）のように、半導体基板１の表面
に、半導体基板１と同濃度のＮｆｆのＶＧ層１ａを所定
の厚さに形成し、Ｎ” 層１２を基板内に埋め込む。
次に第２図（ｅ）に示すように、半導体基板１に熱酸化
処理を施して基板の表裏面に所定の厚さの絶縁膜層４ｂ
を形成した後、第２図（ｆ ）に示すように、選択エツ
チングにより表面側の絶縁膜層４ｂをバターニングする
とともに裏面側の絶縁層４ｂを除去した後、該パターニ
ング開孔を熱酸化して絶縁膜Ｒ４ａを形成し、この熱酸
化した絶縁膜ｆｆ１４ａを透してイオン注入法によりＰ
“不純物層１３を形成する。 次に、第２図（（＋ ）
に示すように、Ｐ＋不純物籾１３のコンタクト用の孔を
選択エツチングにより開孔して、該開孔にお（ブる半導
体基＆１の表面に電極金属を蒸着し、その後選択エツチ
ングにより表面電極５を形成する。 さらに第２図（ｈ
）に示すように、半導体基板１を所定のｊ７さに研は処
理を施した侵、実部電極６を蒸着法により形成する。
最後に第２図（１）に示すように、表面電極５上にＡ（
＋バンプ７をメッキ法により形成し半導体装置を得るも
のである。
＋バンプ７をメッキ法により形成し半導体装置を得るも
のである。
前記説明ではＮ１台の形成方式としてイオン注入方式を
採用しているが、ＣＶＤ方式による形成も可能である。
採用しているが、ＣＶＤ方式による形成も可能である。
また、Ｎ” −ＰのダイオードでＰ型半導体基板中に
Ｐ＋層を形成する場合も同様である。
Ｐ＋層を形成する場合も同様である。
［発明の効果］
本発明の製造方法によれば、以下のような効果がある。
（ｉ） 半導体装置表面の絶縁膜の汚染による影響を
受けなくなり、ツェナー電圧のドリフト等の異常品の発
生がなくなり品質が安定し、歩留りが向上した。
受けなくなり、ツェナー電圧のドリフト等の異常品の発
生がなくなり品質が安定し、歩留りが向上した。
（ｔｉ） 寿命テスト評価で確認したところ、り一り
電流の劣化がなくなり、品質が向上し安定した。
電流の劣化がなくなり、品質が向上し安定した。
（ｉｉｉ） 接合を形成する不純物（例えばＰｌ）の
拡散深さ及び濃度によりツェナー電圧が種々コントロー
ルできるため、ウェハが一種類で種々のツェナー電圧の
製品が製造できる。
拡散深さ及び濃度によりツェナー電圧が種々コントロー
ルできるため、ウェハが一種類で種々のツェナー電圧の
製品が製造できる。
第１図は本発明半導体装置の一実施例を示す断面図、第
２図（ａ ）ないしくｉ ）は本発明半導体装置の製造
方法例を示す工程図、第３図は従来の半導体装置を示す
断面図である。 １・・・半導体基板、 １２・・・高濃度不純物埋込層
、１３・・・反対導電型拡散内。 第１図 第３図 第２図〈１）
２図（ａ ）ないしくｉ ）は本発明半導体装置の製造
方法例を示す工程図、第３図は従来の半導体装置を示す
断面図である。 １・・・半導体基板、 １２・・・高濃度不純物埋込層
、１３・・・反対導電型拡散内。 第１図 第３図 第２図〈１）
Claims (1)
- １ 半導体基板内に埋め込まれた半導体基板と同型の高
濃度不純物埋込層と、半導体基板表面から拡散された反
対導電型の拡散層とを有し、ツェナー電圧が前記高濃度
不純物埋込層と反対導電型拡散層との接合における耐圧
で決められることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26975586A JPS63124579A (ja) | 1986-11-14 | 1986-11-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26975586A JPS63124579A (ja) | 1986-11-14 | 1986-11-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63124579A true JPS63124579A (ja) | 1988-05-28 |
Family
ID=17476699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26975586A Pending JPS63124579A (ja) | 1986-11-14 | 1986-11-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63124579A (ja) |
-
1986
- 1986-11-14 JP JP26975586A patent/JPS63124579A/ja active Pending
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