JPS63124527A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63124527A JPS63124527A JP27115086A JP27115086A JPS63124527A JP S63124527 A JPS63124527 A JP S63124527A JP 27115086 A JP27115086 A JP 27115086A JP 27115086 A JP27115086 A JP 27115086A JP S63124527 A JPS63124527 A JP S63124527A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に半導体基板
及びその上に形成した堆積層をドライエツチングによっ
て選択的に除去する工程を含む半導体装置の製造方法に
関する。
及びその上に形成した堆積層をドライエツチングによっ
て選択的に除去する工程を含む半導体装置の製造方法に
関する。
従来、この種の半導体装置の製造方法として、例えば半
導体基板上に形成した酸化膜上の多結晶シリコン膜にホ
トレジストを塗布し、所定のパターンの露光用マスクと
投影露光装置を用いて露光・現像する。そのホトレジス
トをマスクとしてドライエツチングを行なった後、ホト
レジストを灰化除去し所定のパターンを得ていた。
導体基板上に形成した酸化膜上の多結晶シリコン膜にホ
トレジストを塗布し、所定のパターンの露光用マスクと
投影露光装置を用いて露光・現像する。そのホトレジス
トをマスクとしてドライエツチングを行なった後、ホト
レジストを灰化除去し所定のパターンを得ていた。
近年、高集積化が進むにつれ配線を構成する金属の抵抗
を下げる目的でＭｏ 、’Ｗ 、 Ｔａ及びＴｉ等の高
融点金属のシリサイドがその材料として多く用いられて
いる。
を下げる目的でＭｏ 、’Ｗ 、 Ｔａ及びＴｉ等の高
融点金属のシリサイドがその材料として多く用いられて
いる。
第３図は従来の半導体装置の製造方法の一例を説明する
ための半導体チップの断面図である。
ための半導体チップの断面図である。
従来、第３図に示すように、シリサイド膜を多結晶シリ
コン膜の上に被着した二層構造で所定のパターンの積層
膜からなるゲート９′を得るためには、先ず、上層のタ
ンタルシリサイドからなる金属シリサイド膜４′をドラ
イエツチングによってパターニングを行なうが、この場
合、例えばＳＦ６とＣ１２の混合ガスを低圧力（１〜５
０Ｐａ）にした電極を備えた密閉容器内に半導体ウェー
ハを入れ一高周波（１３，５６ＭＨｚ＞によりプラズマ
放電させ、Ｆラジカルによってエツチングする。
コン膜の上に被着した二層構造で所定のパターンの積層
膜からなるゲート９′を得るためには、先ず、上層のタ
ンタルシリサイドからなる金属シリサイド膜４′をドラ
イエツチングによってパターニングを行なうが、この場
合、例えばＳＦ６とＣ１２の混合ガスを低圧力（１〜５
０Ｐａ）にした電極を備えた密閉容器内に半導体ウェー
ハを入れ一高周波（１３，５６ＭＨｚ＞によりプラズマ
放電させ、Ｆラジカルによってエツチングする。
次に、エツチングガス及び高周波電力の供給を停止し、
密閉容器内を十分に低圧力（５ｘｌＯＰａ以下）になる
まで排気する。
密閉容器内を十分に低圧力（５ｘｌＯＰａ以下）になる
まで排気する。
更に、下層の多結晶シリコン膜３′は、ＣＣ１ｚＦ２と
Ｎ２の混合ガスと高周波を用いてプラズマ放電によりエ
ツチングを行なっていた。
Ｎ２の混合ガスと高周波を用いてプラズマ放電によりエ
ツチングを行なっていた。
しかしながら、上述した従来の半導体装置の製造方法は
、シリサイド膜と多結晶シリコン膜からなる積層膜を同
一密閉容器内で異なる反応性ガスを用いて行う為、シリ
サイド膜の第１のエツチングと多結晶シリコン膜の第２
のエツチングの間のガス排気（通常は５分以内である）
だけでは、容器内壁や半導体基板等に反応性ガスや反応
生成物が残ってしまい、次の第２のエツチングのときの
エツチング特性に影響を与え、所定の形状が得られない
という欠点があった。
、シリサイド膜と多結晶シリコン膜からなる積層膜を同
一密閉容器内で異なる反応性ガスを用いて行う為、シリ
サイド膜の第１のエツチングと多結晶シリコン膜の第２
のエツチングの間のガス排気（通常は５分以内である）
だけでは、容器内壁や半導体基板等に反応性ガスや反応
生成物が残ってしまい、次の第２のエツチングのときの
エツチング特性に影響を与え、所定の形状が得られない
という欠点があった。
即ち、第３図に示すように、アンダーカットの大きい形
状となったり、あるいはエツチング後の残渣８が生じた
りするので、金属シリサイド膜上に形成する他の膜のガ
バレッジに悪い影響を与え、導体層同士がショートをす
る等という問題を引き起していた。
状となったり、あるいはエツチング後の残渣８が生じた
りするので、金属シリサイド膜上に形成する他の膜のガ
バレッジに悪い影響を与え、導体層同士がショートをす
る等という問題を引き起していた。
本発明の半導体装置の製造方法は、半導体基板を同一エ
ツチング装置内に保持して前記半導体基板乃至前記半導
体基板上に形成した堆積層を複数回のドライエツチング
によって選択的に除去する工程を含む半導体装置の製造
方法において、前記ドライエツチングが終了する毎にプ
ラズマ灰化処理を行って成る。
ツチング装置内に保持して前記半導体基板乃至前記半導
体基板上に形成した堆積層を複数回のドライエツチング
によって選択的に除去する工程を含む半導体装置の製造
方法において、前記ドライエツチングが終了する毎にプ
ラズマ灰化処理を行って成る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ＞及び（ｂ）は本発明の第１の実施例３説明
するための工程順に示した半導体チップの断面図である
。
するための工程順に示した半導体チップの断面図である
。
この実施例は、先ず、第１図（ａ）に示すように、シリ
コン基板１の上にゲート酸化膜２、多結晶シリコン膜３
及びタンタルシリサイドからなる金属シリサイド膜４を
順次形成し、更にその上に所定のパターンのホトレジス
ト膜５を形成する。
コン基板１の上にゲート酸化膜２、多結晶シリコン膜３
及びタンタルシリサイドからなる金属シリサイド膜４を
順次形成し、更にその上に所定のパターンのホトレジス
ト膜５を形成する。
次に、第１図（ｂ）に示すように、反応性イオン゛エツ
チング装置のエツチング反応室内にこのシリコン基板１
をセットして、ＳＦ６とＣ２２とを３：１〜２：１の比
率で混合したガスをエツチング反応室（密画容器）内へ
供給し、低圧力（１〜３０Ｐａ）にした後、高周波（１
３，５６ＭＩＩＺ）でプラズマ放電をさせ、ホトレジス
トｙｌＡ５をマスクとして金属シリサイド膜４の第１の
エツチングを、先ず行う。このエツチングでは上層のタ
ンタルシリサイドからなる金属シリサイド膜４のみをエ
ツチングする為に発光スペクトルを監視し、エツチング
の終止点を確認する。続いて、この第１のエツチングが
終了したら、高周波と反応性ガスの供給を停止し、エツ
チング反応室をロータリーポンプやターボ分子ポンプ等
の真空ポンプにより十分に排気する。排気時間はエツチ
ング反応室の容積や真空ポンプの排気能力、第１のエツ
チングの条件（時間、使用ガス等〉にもよるが、１〜２
分でエツチング反応室の圧力は５ Ｘ １０−’Ｔ’ａ
以下とすることができる。
チング装置のエツチング反応室内にこのシリコン基板１
をセットして、ＳＦ６とＣ２２とを３：１〜２：１の比
率で混合したガスをエツチング反応室（密画容器）内へ
供給し、低圧力（１〜３０Ｐａ）にした後、高周波（１
３，５６ＭＩＩＺ）でプラズマ放電をさせ、ホトレジス
トｙｌＡ５をマスクとして金属シリサイド膜４の第１の
エツチングを、先ず行う。このエツチングでは上層のタ
ンタルシリサイドからなる金属シリサイド膜４のみをエ
ツチングする為に発光スペクトルを監視し、エツチング
の終止点を確認する。続いて、この第１のエツチングが
終了したら、高周波と反応性ガスの供給を停止し、エツ
チング反応室をロータリーポンプやターボ分子ポンプ等
の真空ポンプにより十分に排気する。排気時間はエツチ
ング反応室の容積や真空ポンプの排気能力、第１のエツ
チングの条件（時間、使用ガス等〉にもよるが、１〜２
分でエツチング反応室の圧力は５ Ｘ １０−’Ｔ’ａ
以下とすることができる。
その後、エツチング反応室内へ酸素ガス（１０〜１００
ＳＣＣＭ）を供給し、圧力を１〜５０Ｐａの値に設定
し、高周波（１３，５６ＭＨｚ）を１００〜５００Ｗで
１〜１０分供給し、プラズマ放電による灰化処理を行な
う。このプラズマ灰化処理によりエツチング反応室内壁
や、被エツチング物であるシリコン基板１上に付着して
いる第１のエツチングで使用した反応性ガスや被エツチ
ング物（ここではタンタルシリサイド）との反応生成物
、あるいはエツチング用のマスクであるホトレジス）・
を含む有機性反応酸生物等を酸化又は灰化することによ
り気化させ真空ポンプにより排気除去する。
ＳＣＣＭ）を供給し、圧力を１〜５０Ｐａの値に設定
し、高周波（１３，５６ＭＨｚ）を１００〜５００Ｗで
１〜１０分供給し、プラズマ放電による灰化処理を行な
う。このプラズマ灰化処理によりエツチング反応室内壁
や、被エツチング物であるシリコン基板１上に付着して
いる第１のエツチングで使用した反応性ガスや被エツチ
ング物（ここではタンタルシリサイド）との反応生成物
、あるいはエツチング用のマスクであるホトレジス）・
を含む有機性反応酸生物等を酸化又は灰化することによ
り気化させ真空ポンプにより排気除去する。
更ニ、ＣＣｅ ２Ｆ２ トＮ２を２：１〜１〇二１の比
率で混合したガスをエツチング反応室（密閉容器）内へ
供給し、低圧力（１〜３０Ｐａ）にした後、高周波（１
３，５６ＭＨｚ）でプラズマ放電を発生させ、下層の多
結晶シリコン膜３をパターニングするための第２のエツ
チングを行なう、こうして、第１のエツチングによる影
響を防止して第２のエツチングを行い、多結晶シリコン
膜３と金属シリサイド膜４との積層膜を所定のパターン
にしてゲート９を形成することができる。
率で混合したガスをエツチング反応室（密閉容器）内へ
供給し、低圧力（１〜３０Ｐａ）にした後、高周波（１
３，５６ＭＨｚ）でプラズマ放電を発生させ、下層の多
結晶シリコン膜３をパターニングするための第２のエツ
チングを行なう、こうして、第１のエツチングによる影
響を防止して第２のエツチングを行い、多結晶シリコン
膜３と金属シリサイド膜４との積層膜を所定のパターン
にしてゲート９を形成することができる。
更に又、この第２のエツチングが終了した後、同様に、
酸素ガスによるプラズマ灰化処理を施す。
酸素ガスによるプラズマ灰化処理を施す。
但し、この場合、第２のエツチングが終了した後、エツ
チング反応室を真空ポンプにより十分に排気しく圧力が
５ Ｘ １０−１Ｐａ以下）てがら、エツチング反応室
より処理済のシリコン基板を取り出し、酸素ガスによる
プラズマ灰化処理を行なった方がより効果的である。即
ち、この時はエツチング反応室内にシリコン基板１はな
いので、酸素ガスプラズマによりシリコン基板１上のホ
トレジストがエツチングされる事やプラズマによりダメ
ージを考慮する必要がない事からより高電力（例えば５
００〜２０００Ｗ）のプラズマ灰化処理を行うことがで
きしかも電極のシリコン基板をセラＩ・する部分へもプ
ラズマ処理ができるのでエツチング反応室内を十分に浄
化できる。
チング反応室を真空ポンプにより十分に排気しく圧力が
５ Ｘ １０−１Ｐａ以下）てがら、エツチング反応室
より処理済のシリコン基板を取り出し、酸素ガスによる
プラズマ灰化処理を行なった方がより効果的である。即
ち、この時はエツチング反応室内にシリコン基板１はな
いので、酸素ガスプラズマによりシリコン基板１上のホ
トレジストがエツチングされる事やプラズマによりダメ
ージを考慮する必要がない事からより高電力（例えば５
００〜２０００Ｗ）のプラズマ灰化処理を行うことがで
きしかも電極のシリコン基板をセラＩ・する部分へもプ
ラズマ処理ができるのでエツチング反応室内を十分に浄
化できる。
第２図は本発明の第２の実施例を説明するための半導体
チップの断面図である。
チップの断面図である。
この実施例は、絶縁膜に開孔したコンタクトホールのよ
うに上層部はエツジが滑らかになるような形状が要求さ
れる場合である。
うに上層部はエツジが滑らかになるような形状が要求さ
れる場合である。
この実施例では、第２図に示すように、金属シリサイド
膜４の上の酸化膜６上に形成したホトレジストｙＡ７を
マスクとしてＣ）ＩＦ、を反応性ガスとして第１のエツ
チングを行い、更にプラズマ灰化処理を行った後ＣＨ□
Ｆ２と０２とを反応性ガスとする第２のエツチングを行
うことによって、所定のパターンのコンタクトホールを
酸化膜６に形成する。
膜４の上の酸化膜６上に形成したホトレジストｙＡ７を
マスクとしてＣ）ＩＦ、を反応性ガスとして第１のエツ
チングを行い、更にプラズマ灰化処理を行った後ＣＨ□
Ｆ２と０２とを反応性ガスとする第２のエツチングを行
うことによって、所定のパターンのコンタクトホールを
酸化膜６に形成する。
なお、本実施例では、シリコン基板上に形成した導体膜
又は絶縁膜のエツチングについて述べているが、勿論、
シリコン基板のエツチングについても同様に行うことが
できる。
又は絶縁膜のエツチングについて述べているが、勿論、
シリコン基板のエツチングについても同様に行うことが
できる。
又、本実施例では、プラズマ灰化処理に用いる反応ガス
として酸素ガスを用いているが、これに限るものではな
い。
として酸素ガスを用いているが、これに限るものではな
い。
以上説明したように本発明は、ドライエツチングを２回
以上連続して行う場合に各ドライエツチング後に、酸素
ガス等によるプラズマ灰化処理を行うことにより一つ前
のドライエツチングによる影響を防止する効果がある。
以上連続して行う場合に各ドライエツチング後に、酸素
ガス等によるプラズマ灰化処理を行うことにより一つ前
のドライエツチングによる影響を防止する効果がある。
即ち、例えば、異方性の強いドライエツチングを連続し
て行なうことにより、所定のパターンの形状が安定に得
られるので、特性のバラツキの少ない半導体素子が常に
提供できる。
て行なうことにより、所定のパターンの形状が安定に得
られるので、特性のバラツキの少ない半導体素子が常に
提供できる。
又、被エツチング膜の下の膜との高い選択比をもたせる
ことにより、下の膜をエツチングすることなしに、エツ
チングの残渣のないバターニングが可能となる。
ことにより、下の膜をエツチングすることなしに、エツ
チングの残渣のないバターニングが可能となる。
更に、コンタクトポール等形状を滑らかにすることによ
って、従来問題となっていたステップカバレージの悪さ
による断線防止等が可能となる。
って、従来問題となっていたステップカバレージの悪さ
による断線防止等が可能となる。
更に又、従来、反応性ガスの影響を避ける為、同一のエ
ツチング装置内で連続エツチングをせずに異なるエツチ
ング装置を用いて作業を行なっていたものが、本発明で
は、−台の装置で一時に行なえるようになり設備台数の
削減、生産性の向上環が図れ、大幅なコスト低減が見込
める。
ツチング装置内で連続エツチングをせずに異なるエツチ
ング装置を用いて作業を行なっていたものが、本発明で
は、−台の装置で一時に行なえるようになり設備台数の
削減、生産性の向上環が図れ、大幅なコスト低減が見込
める。
第１図（ａ）及び（ｂ）は本発明の第１の実施例を説明
するための工程順に示した半導体チップの断面図、第２
図は本発明の第２の実施例を説明するための半導体チッ
プの断面図、第３図は従来の半導体装置の製造方法の一
例を説明するための半導体チップの断面図である。 １・・・シリコン基板、２・・・ゲート酸化膜、３゜３
′・・・多結晶シリコン膜、４，４′・・・金属シリサ
イド膜、５・・・ホトレジスト膜、６・・・酸化膜、７
・・・ホトレジスト膜、８・・・残渣、９．９′・・・
ゲート。 （ａン 片 （ｂン 菊１図
するための工程順に示した半導体チップの断面図、第２
図は本発明の第２の実施例を説明するための半導体チッ
プの断面図、第３図は従来の半導体装置の製造方法の一
例を説明するための半導体チップの断面図である。 １・・・シリコン基板、２・・・ゲート酸化膜、３゜３
′・・・多結晶シリコン膜、４，４′・・・金属シリサ
イド膜、５・・・ホトレジスト膜、６・・・酸化膜、７
・・・ホトレジスト膜、８・・・残渣、９．９′・・・
ゲート。 （ａン 片 （ｂン 菊１図
Claims (1)
- 半導体基板を同一エッチング装置内に保持して前記半
導体基板乃至前記半導体基板上に形成した堆積層を複数
回のドライエッチングによって選択的に除去する工程を
含む半導体装置の製造方法において、前記ドライエッチ
ングが終了する毎にプラズマ灰化処理を行うことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27115086A JPS63124527A (ja) | 1986-11-14 | 1986-11-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27115086A JPS63124527A (ja) | 1986-11-14 | 1986-11-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63124527A true JPS63124527A (ja) | 1988-05-28 |
Family
ID=17496025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27115086A Pending JPS63124527A (ja) | 1986-11-14 | 1986-11-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63124527A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03104216A (ja) * | 1989-09-08 | 1991-05-01 | American Teleph & Telegr Co <Att> | 半導体製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5693319A (en) * | 1979-12-27 | 1981-07-28 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5874042A (ja) * | 1981-10-29 | 1983-05-04 | Nec Corp | 半導体装置の製造方法 |
| JPS6199332A (ja) * | 1984-10-19 | 1986-05-17 | Fujitsu Ltd | プラズマエツチング方法 |
-
1986
- 1986-11-14 JP JP27115086A patent/JPS63124527A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5693319A (en) * | 1979-12-27 | 1981-07-28 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5874042A (ja) * | 1981-10-29 | 1983-05-04 | Nec Corp | 半導体装置の製造方法 |
| JPS6199332A (ja) * | 1984-10-19 | 1986-05-17 | Fujitsu Ltd | プラズマエツチング方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03104216A (ja) * | 1989-09-08 | 1991-05-01 | American Teleph & Telegr Co <Att> | 半導体製造方法 |
| US5913148A (en) * | 1989-09-08 | 1999-06-15 | Lucent Technologies Inc | Reduced size etching method for integrated circuits |
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