JPS63119257A - 薄膜トランジスタアレイ基板の製造方法 - Google Patents
薄膜トランジスタアレイ基板の製造方法Info
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- JPS63119257A JPS63119257A JP26457586A JP26457586A JPS63119257A JP S63119257 A JPS63119257 A JP S63119257A JP 26457586 A JP26457586 A JP 26457586A JP 26457586 A JP26457586 A JP 26457586A JP S63119257 A JPS63119257 A JP S63119257A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は薄膜トランジスタ（ＴＰＴ）を用いたアクティ
ブマトリックス表示基板の製造方法に関する。特に液晶
ディスプレー用基板の製造方法に関する。
ブマトリックス表示基板の製造方法に関する。特に液晶
ディスプレー用基板の製造方法に関する。
従来の技術
ＴＰＴを用いたアクティブマトリックス型表示基板を用
いたディスプレーは単純マトリックス型表示装置に比べ
て高い画質が得られるため盛んに研究されている。ＴＰ
Ｔを用いたアクティブマトリックス型表示装置は第４図
に示す構成である。
いたディスプレーは単純マトリックス型表示装置に比べ
て高い画質が得られるため盛んに研究されている。ＴＰ
Ｔを用いたアクティブマトリックス型表示装置は第４図
に示す構成である。
透光性基板２０に形成されたソース（又はドレーン）電
極母線２１およびゲート電極母線２２とＴＦＴ２３と絵
素電極２４を支持している表示基板２５と対向電極２６
を有する対向基板２７とから構成され基板２５．２’７
間に液晶が封入されて３ページ いる。このようなＴＰＴを用いたアクティブマトリック
ス型表示基板は単純マトリックス型表示装置に対して工
程が多く、高価になるという欠点があり、工程を減らす
方法が提案されている。例えば、特開昭５９−５０１５
６２号にはマスク操作を２段階に減する方法が開示され
ているが、この方法のＴＰＴは半導体の上に絶縁物を形
成する類スタガー型であり、良質のＴＰＴを得るのは困
難である。
極母線２１およびゲート電極母線２２とＴＦＴ２３と絵
素電極２４を支持している表示基板２５と対向電極２６
を有する対向基板２７とから構成され基板２５．２’７
間に液晶が封入されて３ページ いる。このようなＴＰＴを用いたアクティブマトリック
ス型表示基板は単純マトリックス型表示装置に対して工
程が多く、高価になるという欠点があり、工程を減らす
方法が提案されている。例えば、特開昭５９−５０１５
６２号にはマスク操作を２段階に減する方法が開示され
ているが、この方法のＴＰＴは半導体の上に絶縁物を形
成する類スタガー型であり、良質のＴＰＴを得るのは困
難である。
一方、絶縁物の上に半導体を形成する逆スタガー型ＴＰ
Ｔは良質のＴＰＴが得られるが、マトリックス表示基板
としてはマスク操作６段階を必要とされていた。この方
法を第５図で説明する。
Ｔは良質のＴＰＴが得られるが、マトリックス表示基板
としてはマスク操作６段階を必要とされていた。この方
法を第５図で説明する。
ＴＰＴは絶縁基板３ｏ上に堆積されたＣゲート３１とＳ
ｉ３Ｎ３絶縁層３２とａＳｉ層３４とｋｌｌソータ５と
Ａｌドレーン３６とで形成されている。絵素電極３８は
Ｘ Ｔ Ｏ（Ｉｎｄｉｕｍ−Ｔｉｎ−０ｘｉｄｅ）で形
成されている。ＴＦＴと絵素電極３８は絶縁層３２に形
成されたコンタクトホール４２に続くドレーン３６に結
合されている。この構造を形成するには次のパターン形
成工程が必要である。
ｉ３Ｎ３絶縁層３２とａＳｉ層３４とｋｌｌソータ５と
Ａｌドレーン３６とで形成されている。絵素電極３８は
Ｘ Ｔ Ｏ（Ｉｎｄｉｕｍ−Ｔｉｎ−０ｘｉｄｅ）で形
成されている。ＴＦＴと絵素電極３８は絶縁層３２に形
成されたコンタクトホール４２に続くドレーン３６に結
合されている。この構造を形成するには次のパターン形
成工程が必要である。
（１） 工ＴＯをエツチングして絵素電極３８を形成す
る。
る。
（２）ゲート金属をエツチングしてゲート電極母線３１
を形成する。
を形成する。
（３）絶縁層３２に開口部４２を設ける（周辺部ゲート
母線電極取出部も形成する）。
母線電極取出部も形成する）。
４）半導体３４をエツチングして島状のパターンとする
。
。
（６） ソースドレーン金属をエツチングしてソース
電極母線３６及びコンタクトホール４２を介して絵素電
極３８と接続されたドレーン３６を形成する。
電極母線３６及びコンタクトホール４２を介して絵素電
極３８と接続されたドレーン３６を形成する。
この方法は５枚のマスクを必要とする。上述した製造方
法では、ソース・ドレーン電極と半導体層とのオーミッ
クをとるだめのドープしたｎ −ａｓｉ層が形成されて
いない。この１ｌ−ａｓｉ層を堆積する工程を加えるに
は、ソース・ドレーンのパターンでｎ＋−ａＳｉ層を除
去しかつ半導体層のａｓｉ層がエツチングされないよう
に１８１層上にあらかじめ６ ベージ （上述のパターン工程の（２）と（３）の間で）チャン
ネル保護層を形成する工程が必要となる。この場合６枚
マスクが必要となる。
法では、ソース・ドレーン電極と半導体層とのオーミッ
クをとるだめのドープしたｎ −ａｓｉ層が形成されて
いない。この１ｌ−ａｓｉ層を堆積する工程を加えるに
は、ソース・ドレーンのパターンでｎ＋−ａＳｉ層を除
去しかつ半導体層のａｓｉ層がエツチングされないよう
に１８１層上にあらかじめ６ ベージ （上述のパターン工程の（２）と（３）の間で）チャン
ネル保護層を形成する工程が必要となる。この場合６枚
マスクが必要となる。
発明が解決しようとする問題点
上述のように絶縁層を堆積した後、半導体層を堆積する
良質のＴＰＴを用いたアクティブマトリックス表示基板
を得るには５〜６枚のマスクが必要であり工程が多かっ
た。
良質のＴＰＴを用いたアクティブマトリックス表示基板
を得るには５〜６枚のマスクが必要であり工程が多かっ
た。
問題点を解決するための手段
本発明は、信号を伝達するソース（又はドレーン）電極
母線と、信号を伝達するゲート電極母線と、ソース（又
はドレーン）電極母線及び前記ゲート電極母線の交叉部
に形成された薄膜トランジスタと、薄膜トランジスタの
ドレーン（又はソース）と電気的に接続された電極を構
成要素として含む基板の製造方法であって、絶縁性基板
上に透明導電層からなるゲート電極の少なくとも一部及
び前記電極を同一マスクにより形成する工程と、前記ゲ
ート電極上に絶縁層を設け、選択的に薄膜トランジスタ
アレイ基板の製造方法である。
母線と、信号を伝達するゲート電極母線と、ソース（又
はドレーン）電極母線及び前記ゲート電極母線の交叉部
に形成された薄膜トランジスタと、薄膜トランジスタの
ドレーン（又はソース）と電気的に接続された電極を構
成要素として含む基板の製造方法であって、絶縁性基板
上に透明導電層からなるゲート電極の少なくとも一部及
び前記電極を同一マスクにより形成する工程と、前記ゲ
ート電極上に絶縁層を設け、選択的に薄膜トランジスタ
アレイ基板の製造方法である。
６ ページ
作用
従来の技術で示した透明電極をエツチングして絵素電極
ｎを形成する工程とゲート金属をエツチングしてゲート
電極母線上を形成する工程を本発明では同一マスクでパ
ターン形成することができ、マスク枚数を減らしている
。即ちゲート電極も絵素電極と同一透明導電層で形成し
、１段階のレベルのマスクにより同時にパターン形成を
行なう。この゛ことによりマスク枚数を減らすことがで
きる。さらにゲート電極母線として透明導電層が抵抗が
高く問題になる場合には、一部を金属との２重層とする
ことにより解決がはかれる。
ｎを形成する工程とゲート金属をエツチングしてゲート
電極母線上を形成する工程を本発明では同一マスクでパ
ターン形成することができ、マスク枚数を減らしている
。即ちゲート電極も絵素電極と同一透明導電層で形成し
、１段階のレベルのマスクにより同時にパターン形成を
行なう。この゛ことによりマスク枚数を減らすことがで
きる。さらにゲート電極母線として透明導電層が抵抗が
高く問題になる場合には、一部を金属との２重層とする
ことにより解決がはかれる。
実施例
以下実施例に関して平面図、断面図を用いて説明をする
。
。
（実施例１）
第２図は本実施例の出来上り平面パターン図、第１図は
第２図の人−Ａ′断面に相当する工程を説明する断面図
である。
第２図の人−Ａ′断面に相当する工程を説明する断面図
である。
（１） ガラス基板１ｏ上にＩＧスパッタ法で透明電
７ ペー、′ 極（ＩＴＯ）を１００ＯＡ形成する。このＩＴＯを第１
のマスクを用いるフォトリソ工程及びエツチング工程を
用いて、ゲート電極パターン１１２Ｌおよび絵素電極パ
ターン１１ｂを形成する（第１図ａ）。
７ ペー、′ 極（ＩＴＯ）を１００ＯＡ形成する。このＩＴＯを第１
のマスクを用いるフォトリソ工程及びエツチング工程を
用いて、ゲート電極パターン１１２Ｌおよび絵素電極パ
ターン１１ｂを形成する（第１図ａ）。
（２）次に反応性スパッタ法によりゲート絶縁層としテ
（７） Ｔａ２Ｏ５１３を４００ＯＡ形成し、続いてプ
ラズマＣｖＤ法により半導体層としてのａＳｉ層１４を
２０ＯＡ、ＳｉＮ層１２を１００ＯＡ形成する。このＳ
ｉＮ層１２を第２図に示すパターンの形に残すようにエ
ンチングを施し、チャンネル保護層を形成する（第１図
ｂ）。
（７） Ｔａ２Ｏ５１３を４００ＯＡ形成し、続いてプ
ラズマＣｖＤ法により半導体層としてのａＳｉ層１４を
２０ＯＡ、ＳｉＮ層１２を１００ＯＡ形成する。このＳ
ｉＮ層１２を第２図に示すパターンの形に残すようにエ
ンチングを施し、チャンネル保護層を形成する（第１図
ｂ）。
（３）第２図に示すパターン１６Ｊ１５ｂ、１５０にて
、ａｓｉ層１４ 、 Ｔａ２０５層１３にエツチング
を施し、絵素電極１１ｂ及びゲート電極１１ａ上に開口
部を形成する（第１図Ｃ）。
、ａｓｉ層１４ 、 Ｔａ２０５層１３にエツチング
を施し、絵素電極１１ｂ及びゲート電極１１ａ上に開口
部を形成する（第１図Ｃ）。
（４） ＰＣＶＤ法にてｎ＋ａｓｉ層１６を５ｏｏＡ
、ＤＣスハソタ法にテＭｏＳｉ層１７を５０ＯＡ、Ａ／
層１８を７０ＯＡ形成する。Ａ４． ＭｏＳｉ、 ｎ＋
ａｓｉ。
、ＤＣスハソタ法にテＭｏＳｉ層１７を５０ＯＡ、Ａ／
層１８を７０ＯＡ形成する。Ａ４． ＭｏＳｉ、 ｎ＋
ａｓｉ。
ａＳｉを選択にエツチングし、第１図ｄおよび第２図に
示すパターンの１４ソース（又はドレーン）電極１８ａ
、Ａｌドレーン電極（又はソース）電極１８ｂ、Ａ４ゲ
ートバツアップ電極１８０、Ａ／補助容量用電極１８ｄ
の形を残すようエツチングする。この人βの下には、Ｍ
ｏＳｉ 。
示すパターンの１４ソース（又はドレーン）電極１８ａ
、Ａｌドレーン電極（又はソース）電極１８ｂ、Ａ４ゲ
ートバツアップ電極１８０、Ａ／補助容量用電極１８ｄ
の形を残すようエツチングする。この人βの下には、Ｍ
ｏＳｉ 。
ｎ＋ａｓｉ 、 ａＳｉが残されている。このエツチン
グの際チャンネル保護層のＳｉＮはエツチングされない
ので、チャンネル保護層の上のＡβ、ＭｏＳ工。
グの際チャンネル保護層のＳｉＮはエツチングされない
ので、チャンネル保護層の上のＡβ、ＭｏＳ工。
ｎ＋ａｓｉ層は除去されるが、ＳｉＮ層の下のａＳｉは
残る。
残る。
このように本実施例では４枚のマスク操作にてアクティ
ブマトリックス基板が形成できる。
ブマトリックス基板が形成できる。
（実施例２）
本実施例は、透明導電層からなる絵素電極、ゲート電極
、ソース電極母線のゲート電極母線のクロス部を同一マ
スクで形成する例である。本工程は実施例１と同じ材料
、同じプロセスで実現できる。第３図に示すパターンを
説明する。透明導電層からなるパターンは、絵素電極１
１ｂ、ゲート電極１１Ｃ，ソース電極母線の一部１１ｄ
から構９ ベー／ 成される。コンタクトホールは、絵素電極部１５ａ。
、ソース電極母線のゲート電極母線のクロス部を同一マ
スクで形成する例である。本工程は実施例１と同じ材料
、同じプロセスで実現できる。第３図に示すパターンを
説明する。透明導電層からなるパターンは、絵素電極１
１ｂ、ゲート電極１１Ｃ，ソース電極母線の一部１１ｄ
から構９ ベー／ 成される。コンタクトホールは、絵素電極部１５ａ。
ゲート電極部１５ｂ、ソース電極母線部１５Ｃから構成
される。ゲート電極母線１８ｅは、ａＳｉ 。
される。ゲート電極母線１８ｅは、ａＳｉ 。
ｎ＋ａｓｉ、 ＮｏＳ工２．Ａβの積層電極で構成され
ている。ゲート電極母線１８ｅｌと絵素電極１１ｂは絶
縁層を介して補助容量を構成している。
ている。ゲート電極母線１８ｅｌと絵素電極１１ｂは絶
縁層を介して補助容量を構成している。
以上の実施例においては、チャンネル保護層を形成する
工程を説明したが、チャンネル保護層をに形成しなくと
も、コンタクトホールを形成する工程において不必要な
半導体層を除去しておくことにより３枚のマスク操作で
も実現できる。
工程を説明したが、チャンネル保護層をに形成しなくと
も、コンタクトホールを形成する工程において不必要な
半導体層を除去しておくことにより３枚のマスク操作で
も実現できる。
また上述した実施例では透明導電層としてＩＴＯの例を
示したが、ＳｎＯ２，ＣｄＯ，ＺｎＯ等がある。透明導
電層をカバーする絶縁層としてＴａ２０５の例を示した
が、透明導電層を大きく反応しないＳ ｉ０等で良いし
、Ｔａ２０５／ＳｉＮｘ等の２重層であっても良い。寸
だ、半導体層もａＳｉとしたがＣｄＳｅ 。
示したが、ＳｎＯ２，ＣｄＯ，ＺｎＯ等がある。透明導
電層をカバーする絶縁層としてＴａ２０５の例を示した
が、透明導電層を大きく反応しないＳ ｉ０等で良いし
、Ｔａ２０５／ＳｉＮｘ等の２重層であっても良い。寸
だ、半導体層もａＳｉとしたがＣｄＳｅ 。
Ｔｅ、 Ｐｏ１ｙＳｉ等の材料でも良い、ソース電極母
線としてＭｏＳｉ／Ａ、５の２重層の例を示したが、必
ずしも２重層でなくても良い。
線としてＭｏＳｉ／Ａ、５の２重層の例を示したが、必
ずしも２重層でなくても良い。
１０ベー。
発明の効果
本発明によるプロセスを用いると従来マスクが５〜６段
階必要とされる逆スタガー型ＴＰＴを用いたアクティブ
マトリックス型基板のマスク数を１枚減らすことができ
る。さらに工夫した別の工程を加えると３〜４段階まで
マスク枚数を減らすことができ、低コスト化２歩留りの
向上に大きく寄与する製造方法を得ることができる。
階必要とされる逆スタガー型ＴＰＴを用いたアクティブ
マトリックス型基板のマスク数を１枚減らすことができ
る。さらに工夫した別の工程を加えると３〜４段階まで
マスク枚数を減らすことができ、低コスト化２歩留りの
向上に大きく寄与する製造方法を得ることができる。
第１図および第２図は本発明の実施例１の工程を説明す
る断面図および平面図、第３図は本発明実施例２の平面
図、第４図はＴＰＴを用いた表示装置の分解図、第５図
は逆スタガー型ＴＰＴを用いた従来のプロセスを説明す
る図である。 １０ ・・・ガラス基板、１１ａ、１１ｂ・・・透明電
極よりなるゲート、絵素電極パターン、１３・・、 Ｔ
ａ２Ｏ，、層、１４−− ａｓｉ層、１５Ｌ −コア
タクトホール。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第３
図 ／Ｓｂ Ｘ Ｘ Ｘ Ｘ ＸＸ Ｘ Ｘ ”Ｘ Ｘ ｋ ｘ
Ｘ Ｘ Ｘ ）’Ｘ／ ＸＡＸｋＸ ）’％Ｘｘ Ｘ
ＸＸＸＸ Ｘ ｋ ｘＸｘｘｘ
ｘｘｘｙｘ×メＸ××××Ｘ Ｘ ＸＸＸＸ
ン×× ン〆Ｘ〆χ〆×Ｘ××χＸＸＸＸＸ／Ｓ
ｃ／ ／ｄ ・・ ／ＩＣ ×ｘ × × × ×ン ×× ×ン Ｘ
／ノｂ桑゛ ／ジ 琴 ／ Ｘ ／ ／６Ｑ 第４図 第５図 ン××××メ× ゞ ｙｙ ＸＸＸ Ｘ Ｘ Ｘ
ｘｘｙｘｘｘンｘｘ：ｘ×ｘｘｘｘｘｘｘｘｘ
にＸＸ Ｘ ＸＸ４
ＸＸｘＸＸＸＸＸ×ｘ ＸＸＸＸＸＸＫノ、５（／ ７エ ／８１ ／Ｓｂ ／／ｂｙ×Ｘ ン×× ×／〉 ×〉〈 ぺ×ζ
る断面図および平面図、第３図は本発明実施例２の平面
図、第４図はＴＰＴを用いた表示装置の分解図、第５図
は逆スタガー型ＴＰＴを用いた従来のプロセスを説明す
る図である。 １０ ・・・ガラス基板、１１ａ、１１ｂ・・・透明電
極よりなるゲート、絵素電極パターン、１３・・、 Ｔ
ａ２Ｏ，、層、１４−− ａｓｉ層、１５Ｌ −コア
タクトホール。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第３
図 ／Ｓｂ Ｘ Ｘ Ｘ Ｘ ＸＸ Ｘ Ｘ ”Ｘ Ｘ ｋ ｘ
Ｘ Ｘ Ｘ ）’Ｘ／ ＸＡＸｋＸ ）’％Ｘｘ Ｘ
ＸＸＸＸ Ｘ ｋ ｘＸｘｘｘ
ｘｘｘｙｘ×メＸ××××Ｘ Ｘ ＸＸＸＸ
ン×× ン〆Ｘ〆χ〆×Ｘ××χＸＸＸＸＸ／Ｓ
ｃ／ ／ｄ ・・ ／ＩＣ ×ｘ × × × ×ン ×× ×ン Ｘ
／ノｂ桑゛ ／ジ 琴 ／ Ｘ ／ ／６Ｑ 第４図 第５図 ン××××メ× ゞ ｙｙ ＸＸＸ Ｘ Ｘ Ｘ
ｘｘｙｘｘｘンｘｘ：ｘ×ｘｘｘｘｘｘｘｘｘ
にＸＸ Ｘ ＸＸ４
ＸＸｘＸＸＸＸＸ×ｘ ＸＸＸＸＸＸＫノ、５（／ ７エ ／８１ ／Ｓｂ ／／ｂｙ×Ｘ ン×× ×／〉 ×〉〈 ぺ×ζ
Claims (2)
- （１）信号を伝達するソース（又はドレーン）電極母線
と、信号を伝達するゲート電極母線と、前記ソース（又
はドレーン）電極母線及び前記ゲート電極母線の交叉部
に形成された薄膜トランジスタと、前記トランジスタの
ドレーン（又はソース）と電気的に接続された電極を構
成要素として含む基板の製造方法において、絶縁性基板
上に透明導電層からなる前記ゲート電極の少なくとも一
部及び前記電極を同一マスクにより形成する工程と、前
記ゲート電極上に絶縁層を設け選択的に前記薄膜トラン
ジスタを形成する工程を備えてなることを特徴とする薄
膜トランジスタアレイ基板の製造方法。 - （２）第１の工程の後、絶縁層の少なくとも一部を除去
し、電極とトランジスタのドレーン（又はソース）と電
気的に接続するための第１開口部を形成する第２の工程
を備えてなることを特徴とする特許請求の範囲第１項記
載の薄膜トランジスタアレイ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26457586A JPS63119257A (ja) | 1986-11-06 | 1986-11-06 | 薄膜トランジスタアレイ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26457586A JPS63119257A (ja) | 1986-11-06 | 1986-11-06 | 薄膜トランジスタアレイ基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63119257A true JPS63119257A (ja) | 1988-05-23 |
Family
ID=17405191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26457586A Pending JPS63119257A (ja) | 1986-11-06 | 1986-11-06 | 薄膜トランジスタアレイ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63119257A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0685757A3 (en) * | 1994-06-02 | 1996-07-31 | Matsushita Electric Ind Co Ltd | Liquid crystal display device. |
-
1986
- 1986-11-06 JP JP26457586A patent/JPS63119257A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0685757A3 (en) * | 1994-06-02 | 1996-07-31 | Matsushita Electric Ind Co Ltd | Liquid crystal display device. |
| US5680190A (en) * | 1994-06-02 | 1997-10-21 | Matsushita Electric Industrial Co., Ltd. | Liquid crystal display apparatus including the same transparent material in the TFT semiconductor layer and a sub-pixel electrode |
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