JPS63117465A - Ｍｏｓ型トランジスタ - Google Patents
Ｍｏｓ型トランジスタInfo
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- JPS63117465A JPS63117465A JP26452086A JP26452086A JPS63117465A JP S63117465 A JPS63117465 A JP S63117465A JP 26452086 A JP26452086 A JP 26452086A JP 26452086 A JP26452086 A JP 26452086A JP S63117465 A JPS63117465 A JP S63117465A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＭＯＳトランジスタ絶縁ゲート型電界効果トラ
ンジスタに関し、特に大きな面積を必要としないゲート
幅の長いＭＯＳ）ランジスタの構造に関する。
ンジスタに関し、特に大きな面積を必要としないゲート
幅の長いＭＯＳ）ランジスタの構造に関する。
従来の技術
ＭＯ３構造のＲＯＭやＦＩＡＭあるいはＣＯＤ等のよう
な比較的大きな容量負荷を駆動しつる大きなチャネルコ
ンダクタンスを得るために、通常チャネル長に比べて極
めて長いチャネル幅を有したＭＯＳトランジスタが大容
量負荷の駆動回路に用いられていた。しかし、その構造
として集積密度を上げるために蛇行チャネルを形成して
いるが、前記チャネルも平面上に形成しているためチャ
ネル幅を長くしようとすればより大きな面積を必要とし
、集積化にも限度がある。従来の蛇行チャネル形ＭＯ３
トランジスタの構造を図面により詳しく説明する。
な比較的大きな容量負荷を駆動しつる大きなチャネルコ
ンダクタンスを得るために、通常チャネル長に比べて極
めて長いチャネル幅を有したＭＯＳトランジスタが大容
量負荷の駆動回路に用いられていた。しかし、その構造
として集積密度を上げるために蛇行チャネルを形成して
いるが、前記チャネルも平面上に形成しているためチャ
ネル幅を長くしようとすればより大きな面積を必要とし
、集積化にも限度がある。従来の蛇行チャネル形ＭＯ３
トランジスタの構造を図面により詳しく説明する。
第６図は、従来の蛇行チャネル形ＭＯ３）ランジスタの
構造を示す。同図において、ドレイン３′、ソース３と
を形成する拡散層にまたがって、Ａｌ又は、多結晶Ｓｉ
のいずれかの層から成るゲート電極１が図示していない
ゲート酸化膜を介して設けられて、チャネル領域６を形
成する。チャネル領域に対してドレインを形成するフィ
ンが一部拡散層６は、Ｂ −Ｂ’間に拡散層の抵抗率か
ら定まる拡散抵抗Ｒｄを有する。同様に、ソー子領域を
形成するフィンガ一部拡散層７もＡ −Ａ’間に拡散抵
抗Ｒｓを有する。前記拡散抵抗Ｒ（１，Ｒ５は、チャネ
ル幅を長くするために、フィンガ一部を長くするほど大
きくなる。その結果、トランジスタの実効的な相互コン
ダクタンスが等価的に小さくなり負荷を駆動する時の動
的なスイッチング速度を遅らせることになる。
構造を示す。同図において、ドレイン３′、ソース３と
を形成する拡散層にまたがって、Ａｌ又は、多結晶Ｓｉ
のいずれかの層から成るゲート電極１が図示していない
ゲート酸化膜を介して設けられて、チャネル領域６を形
成する。チャネル領域に対してドレインを形成するフィ
ンが一部拡散層６は、Ｂ −Ｂ’間に拡散層の抵抗率か
ら定まる拡散抵抗Ｒｄを有する。同様に、ソー子領域を
形成するフィンガ一部拡散層７もＡ −Ａ’間に拡散抵
抗Ｒｓを有する。前記拡散抵抗Ｒ（１，Ｒ５は、チャネ
ル幅を長くするために、フィンガ一部を長くするほど大
きくなる。その結果、トランジスタの実効的な相互コン
ダクタンスが等価的に小さくなり負荷を駆動する時の動
的なスイッチング速度を遅らせることになる。
発明が解決しようとする問題点
以上のように従来においては、集積密度向上に限度があ
る、負荷駆動時の動的なスイッチング速度が遅いという
問題点があった〇 本発明は以上の問題点に鑑み、面積を大きく必要とせず
にチャネル幅を長くシ、電流駆動力の大きいＭＯＳトラ
ンジスタを実現しようとするものである。
る、負荷駆動時の動的なスイッチング速度が遅いという
問題点があった〇 本発明は以上の問題点に鑑み、面積を大きく必要とせず
にチャネル幅を長くシ、電流駆動力の大きいＭＯＳトラ
ンジスタを実現しようとするものである。
問題点を解決するための手段
本発明は、ゲート酸化膜を介して設けたゲート電極の直
下の半導体基板上に、チャネル幅方向に繰り返される凸
凹部を形成することにより、等価的にチャネル幅を長く
することにより上記の問題点を解決する。
下の半導体基板上に、チャネル幅方向に繰り返される凸
凹部を形成することにより、等価的にチャネル幅を長く
することにより上記の問題点を解決する。
作用
本発明によれば、面積を増やさずに、チャネル幅を長く
することが可能になり、大きい電流駆動力を持つＭＯＳ
）ランジスタを構成することが可能となる。
することが可能になり、大きい電流駆動力を持つＭＯＳ
）ランジスタを構成することが可能となる。
実施例
第１図〜第６図に本発明の一実施例を示し、それに基づ
いて説明する。
いて説明する。
１ｏはＰ形基板、３．３’は基板１０上に形成したソー
ス、ドレイン、２は分離のための埋め込みＳｉＯ□、６
はゲート酸化膜、１はゲート電極、フは層間絶縁膜、４
はコンタクトである。
ス、ドレイン、２は分離のための埋め込みＳｉＯ□、６
はゲート酸化膜、１はゲート電極、フは層間絶縁膜、４
はコンタクトである。
Ｐ型基板１０上に、トランジスタ領域のドレイン、ソー
ス、ゲート３．３’ 、１をマスクとして溝を堀りＳｉ
Ｏ□を埋めることによυできる分離領域２を形成し、さ
らに、コンタクト部４９分離領域２を除く領域に、チャ
ネル幅方向に繰り返し、開口部をもつマスクを用いて異
方性ドライエツチングによシ、前記方向に繰り返される
溝３０．３１を形成し、ゲート領域に酸化膜６を形成し
、さらにゲート電極として多結晶シリコン１を堆積し、
ドレイン領域、ソース領域３′、３に高濃度ｎ＋のイオ
ン注入を行い、ドレイン、ソースを形成し、層間絶縁膜
７を全面に覆い、ドレイン３′、ソース３にコンタクト
穴を設はアルミ配線２ｏを行いＭＯＳ ）ランジスタを
構成する。
ス、ゲート３．３’ 、１をマスクとして溝を堀りＳｉ
Ｏ□を埋めることによυできる分離領域２を形成し、さ
らに、コンタクト部４９分離領域２を除く領域に、チャ
ネル幅方向に繰り返し、開口部をもつマスクを用いて異
方性ドライエツチングによシ、前記方向に繰り返される
溝３０．３１を形成し、ゲート領域に酸化膜６を形成し
、さらにゲート電極として多結晶シリコン１を堆積し、
ドレイン領域、ソース領域３′、３に高濃度ｎ＋のイオ
ン注入を行い、ドレイン、ソースを形成し、層間絶縁膜
７を全面に覆い、ドレイン３′、ソース３にコンタクト
穴を設はアルミ配線２ｏを行いＭＯＳ ）ランジスタを
構成する。
発明の効果
本発明によれば、ゲート直下の半導体基板は、チャネル
幅方向に繰り返される凸凹となっているので、形成され
るチャネル幅を等価的に長くすることができ、面積を大
きくすることなしに、ゲート幅を長くでき、電流駆動力
を大きくすることができる。
幅方向に繰り返される凸凹となっているので、形成され
るチャネル幅を等価的に長くすることができ、面積を大
きくすることなしに、ゲート幅を長くでき、電流駆動力
を大きくすることができる。
第１図は、本発明の一実施例のＭＯＳ）ランジスタの平
面図、第２図、第３図、第４図、第５図は、それぞれ第
１図のｇ−ｇ’線、ｄ−ｄ’線、ｂ−ｂ’線、ａ−ａ’
線で切断した断面図、第６図は従来のＭＯＳ）ランジス
タの平面図である。 １・・・・・・ゲート、２・・・・・・分離ＳｉＯ２，
３・・・・・・ソース、３′・・・・・・ドレイン、４
・・・・・・コンタクト、６・・・・・・ゲート酸化膜
、７・・・・・・層間絶縁膜、１０・・・・・・基板、
２０・・・・・・アルミ配線、３０．３１・・・・・・
溝部。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第４
図 第５図 第６図
面図、第２図、第３図、第４図、第５図は、それぞれ第
１図のｇ−ｇ’線、ｄ−ｄ’線、ｂ−ｂ’線、ａ−ａ’
線で切断した断面図、第６図は従来のＭＯＳ）ランジス
タの平面図である。 １・・・・・・ゲート、２・・・・・・分離ＳｉＯ２，
３・・・・・・ソース、３′・・・・・・ドレイン、４
・・・・・・コンタクト、６・・・・・・ゲート酸化膜
、７・・・・・・層間絶縁膜、１０・・・・・・基板、
２０・・・・・・アルミ配線、３０．３１・・・・・・
溝部。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第４
図 第５図 第６図
Claims (1)
- 任意の一方方向に繰り返される凸凹を持つ第１導電形の
半導体基板上に、前記方向がチャネル幅方向になるよう
に反対導電形のソース領域とドレイン領域を形成し、前
記ソース、ドレイン領域間の前記凹凸上にゲート領域を
備えてなるＭＯＳ型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26452086A JPS63117465A (ja) | 1986-11-06 | 1986-11-06 | Ｍｏｓ型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26452086A JPS63117465A (ja) | 1986-11-06 | 1986-11-06 | Ｍｏｓ型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63117465A true JPS63117465A (ja) | 1988-05-21 |
Family
ID=17404392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26452086A Pending JPS63117465A (ja) | 1986-11-06 | 1986-11-06 | Ｍｏｓ型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63117465A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5780340A (en) * | 1996-10-30 | 1998-07-14 | Advanced Micro Devices, Inc. | Method of forming trench transistor and isolation trench |
| US5962894A (en) * | 1996-10-30 | 1999-10-05 | Advanced Micro Devices, Inc. | Trench transistor with metal spacers |
-
1986
- 1986-11-06 JP JP26452086A patent/JPS63117465A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5780340A (en) * | 1996-10-30 | 1998-07-14 | Advanced Micro Devices, Inc. | Method of forming trench transistor and isolation trench |
| US5962894A (en) * | 1996-10-30 | 1999-10-05 | Advanced Micro Devices, Inc. | Trench transistor with metal spacers |
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