JPS63113893A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63113893A JPS63113893A JP61260328A JP26032886A JPS63113893A JP S63113893 A JPS63113893 A JP S63113893A JP 61260328 A JP61260328 A JP 61260328A JP 26032886 A JP26032886 A JP 26032886A JP S63113893 A JPS63113893 A JP S63113893A
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- Japan
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- decoder
- address decoder
- fuse
- fuse link
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 230000002950 deficient Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、冗長性を備えた半導体記憶装置に関するも
のである。
のである。
近来、半導体メモリ装置の高集積化に伴い、メモリ装置
に予め予備の行或いは列を備え、製造時に欠陥を含む行
或いは列と上記予備の行或いは列とを置換し、これによ
り半導体メモリ装置の歩留り向上を図ることが行なわれ
ている。このような方式を冗長性方式と呼んでいる。
に予め予備の行或いは列を備え、製造時に欠陥を含む行
或いは列と上記予備の行或いは列とを置換し、これによ
り半導体メモリ装置の歩留り向上を図ることが行なわれ
ている。このような方式を冗長性方式と呼んでいる。
第２図（ａ）は従来の冗長性を備えた半導体記憶装置の
一構成例を示すものであり、これは予備行（スペアロウ
）を備えた場合を示している。メモリアレイは、通常は
ノーマルロウデコーダ（ＮＲＤ）で選択されるが、予備
行使用時には、欠陥メモリセルを含む行に対応するロウ
アドレスが入力され、該当するノーマルロウデコーダは
選択されず、代わりにスペアロウデコーダ（ＳＲＤ）が
選択されてスペアのメモリセルが選択される。この置換
は、レーザビーム照射、或いは電気的溶断によるヒユー
ズリンクのプログラムによって行なわれる。
一構成例を示すものであり、これは予備行（スペアロウ
）を備えた場合を示している。メモリアレイは、通常は
ノーマルロウデコーダ（ＮＲＤ）で選択されるが、予備
行使用時には、欠陥メモリセルを含む行に対応するロウ
アドレスが入力され、該当するノーマルロウデコーダは
選択されず、代わりにスペアロウデコーダ（ＳＲＤ）が
選択されてスペアのメモリセルが選択される。この置換
は、レーザビーム照射、或いは電気的溶断によるヒユー
ズリンクのプログラムによって行なわれる。
第２図（ト））は、このような動作を行なう従来のノー
マルロウデコーダを示す回路図である。Ｘｉ＋Ｘｊ、Ｘ
、は、外部ロウアドレス入力に従って発生される内部ロ
ウアドレス信号であり、Ｘｉ、Ｘｊ＋ ｘｋのすべて
が“Ｈ″レベルなると、デコーダが選択状態となる。こ
のとき、ノードＮ、はＬ”レベルとなり、従ってノード
Ｎ２は“Ｈ”レベルとなる。φ、。、φ１はワードｖＡ
（ＷＬｏ。
マルロウデコーダを示す回路図である。Ｘｉ＋Ｘｊ、Ｘ
、は、外部ロウアドレス入力に従って発生される内部ロ
ウアドレス信号であり、Ｘｉ、Ｘｊ＋ ｘｋのすべて
が“Ｈ″レベルなると、デコーダが選択状態となる。こ
のとき、ノードＮ、はＬ”レベルとなり、従ってノード
Ｎ２は“Ｈ”レベルとなる。φ、。、φ１はワードｖＡ
（ＷＬｏ。
ＷＬ＋）立ち上げ信号であり、入力ロウアドレスに応じ
て、一方のみが立ち上がり、他方は“Ｌ゛レベル保つ。
て、一方のみが立ち上がり、他方は“Ｌ゛レベル保つ。
例えばφ。。が立ち上がった場合、ワード線ＷＬ、）が
立ち上がり、これが選択状態になる。また、トランジス
タＱ、□からなるハーフラッチは、アドレス信号の変化
によりノードＮ、が受けるノイズによるデコーダの誤選
択を防止する。
立ち上がり、これが選択状態になる。また、トランジス
タＱ、□からなるハーフラッチは、アドレス信号の変化
によりノードＮ、が受けるノイズによるデコーダの誤選
択を防止する。
ワード線ＷＬＯ上に欠陥メモリセルを含む場合は、ヒユ
ーズリンクＬ０をレーザ照射により溶断してワード線Ｗ
Ｌ、が立ち上がらないようにし、スペアロウをスペアデ
コーダにより選択する。
ーズリンクＬ０をレーザ照射により溶断してワード線Ｗ
Ｌ、が立ち上がらないようにし、スペアロウをスペアデ
コーダにより選択する。
第２図（Ｃ）は第２図（ｂ）に示すデコーダの動作タイ
ミングを示す。デコーダはスタンドバイ時（ＲＡＳ＝″
Ｈ”の時）は、トランジスタＱＰＩによりプリチャージ
状態（ノードＮ、＝“Ｈ”、即ち、）−ドＮｔ＝“Ｌ”
）になっている。ＲＡＳが立ち下がり、外部入力ロウア
ドレスをラッチすると、φ、が立ち上がってプリチャー
ジ状態を解除し、その後、内部アドレス信号Ｘｉ ＋
ｘＪ ＋ Ｘｋのうち選択アドレスに対応するもの
のみが立ち上がり、そして、ワード線立ち上げ信号φ、
。、φ、１のうちの一方が立ち上がってワード線が選択
状態になる。
ミングを示す。デコーダはスタンドバイ時（ＲＡＳ＝″
Ｈ”の時）は、トランジスタＱＰＩによりプリチャージ
状態（ノードＮ、＝“Ｈ”、即ち、）−ドＮｔ＝“Ｌ”
）になっている。ＲＡＳが立ち下がり、外部入力ロウア
ドレスをラッチすると、φ、が立ち上がってプリチャー
ジ状態を解除し、その後、内部アドレス信号Ｘｉ ＋
ｘＪ ＋ Ｘｋのうち選択アドレスに対応するもの
のみが立ち上がり、そして、ワード線立ち上げ信号φ、
。、φ、１のうちの一方が立ち上がってワード線が選択
状態になる。
ＲＡＳが立ち上がって、アクティブサイクルが終了する
と、φ−・（φ＆４ｔ）及びｘｔ＋ ｘｊ＋ ｘｋ
は立ち下がり、φＰＲが立ち下がって、デコーダのプリ
チャージが行なわれる。
と、φ−・（φ＆４ｔ）及びｘｔ＋ ｘｊ＋ ｘｋ
は立ち下がり、φＰＲが立ち下がって、デコーダのプリ
チャージが行なわれる。
ワード線ＷＬ、をスペアロウと置換する場合、上述のよ
うに、ヒユーズリンクＬ０をレーザ照射により溶断する
。これにより、デコーダが選択されてノードＮ２が“Ｈ
”レベルとなりφ。。が立ち上がったとしても、ワード
線ＷＬ、は立ち上がらず非選択状態を保つこととなる。
うに、ヒユーズリンクＬ０をレーザ照射により溶断する
。これにより、デコーダが選択されてノードＮ２が“Ｈ
”レベルとなりφ。。が立ち上がったとしても、ワード
線ＷＬ、は立ち上がらず非選択状態を保つこととなる。
ところが、ヒユーズリンクＬ０を切断した場合、ワード
線ＷＬ６はフローティング状態となるが、アドレス信号
φ、。、φ１８等から配線間カップリングキャパシタン
スを通してノイズを受けると、ワード線ＷＬ、は６Ｈ”
レベルとなり、ヒユーズを切断したノーマルデコーダの
誤選択という問題が生ずる。
線ＷＬ６はフローティング状態となるが、アドレス信号
φ、。、φ１８等から配線間カップリングキャパシタン
スを通してノイズを受けると、ワード線ＷＬ、は６Ｈ”
レベルとなり、ヒユーズを切断したノーマルデコーダの
誤選択という問題が生ずる。
また、メモリ装置の高集積化に伴って、ワード線のピッ
チが小さくなってくるが、このためにヒユーズリンクの
ピッチが小さくなってしまうことはレーザビームの位置
精度及びスポット径を考慮すると避けることが望ましい
。
チが小さくなってくるが、このためにヒユーズリンクの
ピッチが小さくなってしまうことはレーザビームの位置
精度及びスポット径を考慮すると避けることが望ましい
。
従来の半導体記憶装置は以上のように構成されているの
で、欠陥を含むメモリセルを選択するノーマルデコーダ
を選択不能とするためにそのヒユーズリンクを切断して
も、アドレス信号等から受けるノイズにより、その選択
状態が誤ったものになりやすいという問題点があった。
で、欠陥を含むメモリセルを選択するノーマルデコーダ
を選択不能とするためにそのヒユーズリンクを切断して
も、アドレス信号等から受けるノイズにより、その選択
状態が誤ったものになりやすいという問題点があった。
この発明は上記ような問題点を解消するためになされた
もので、付加素子等を必要とせず、ヒユーズリンクの切
断によって欠陥のあるメモリセルを選択するノーマルデ
コーダを確実に非選択状態に保つことができる半導体記
憶装置を得ることを目的とする。
もので、付加素子等を必要とせず、ヒユーズリンクの切
断によって欠陥のあるメモリセルを選択するノーマルデ
コーダを確実に非選択状態に保つことができる半導体記
憶装置を得ることを目的とする。
この発明に係る半導体記憶装置は、そのアドレスデコー
ダのプリチャージ回路の前段に、アドレスデコーダと欠
陥のあるメモリセルとの接続を遮断するためのヒユーズ
リンクを設けたものである。
ダのプリチャージ回路の前段に、アドレスデコーダと欠
陥のあるメモリセルとの接続を遮断するためのヒユーズ
リンクを設けたものである。
この発明においては、アドレスデコーダのプリチャージ
回路の前段にヒユーズリンクを設けたので、該ヒユーズ
リンクを切断した時、上記アドレスデコーダはプリチャ
ージ状態に保たれることとなり、確実に非選択状態を保
つことができる。
回路の前段にヒユーズリンクを設けたので、該ヒユーズ
リンクを切断した時、上記アドレスデコーダはプリチャ
ージ状態に保たれることとなり、確実に非選択状態を保
つことができる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による半導体記憶装置のノ
ーマルデコーダ部を示す。図において、Ｌはトランジス
タＱＰｌからなるプリチャージ回路の前段に設けられた
ヒユーズリンクであり、他の符号は第２図（ｂｌと同じ
ものを示す。
ーマルデコーダ部を示す。図において、Ｌはトランジス
タＱＰｌからなるプリチャージ回路の前段に設けられた
ヒユーズリンクであり、他の符号は第２図（ｂｌと同じ
ものを示す。
このような構成になるノーマルデコーダでは、ヒユーズ
リンクＬが切断されてない時には、従来例に示す通常の
デコーダと同様に動作するが、ヒユーズリンクＬの切断
時には内部アドレスＸ（＋Ｘｊ、Ｘアがすべて”Ｈ″レ
ベルあっても、ノードＮ、は常にプリチャージ状態（即
ち“Ｈ”レベル）に保たれて、ノードＮ２は“Ｌ′″レ
ベルのままとなり、ワード線の非選択状態が確実に保た
れることとなる。このとき、トランジスタＱデ２で形成
されるハーフラッチも有効に働き、非選択状態がさらに
確実に保たれる。従って、本実施例では、ヒユーズリン
クＬ切断時には、確実に、プリチャージ状態、すなわち
、非選択状態を保つことができ、アドレス信号等から受
けるノイズによる誤選択を確実に防止することができる
。
リンクＬが切断されてない時には、従来例に示す通常の
デコーダと同様に動作するが、ヒユーズリンクＬの切断
時には内部アドレスＸ（＋Ｘｊ、Ｘアがすべて”Ｈ″レ
ベルあっても、ノードＮ、は常にプリチャージ状態（即
ち“Ｈ”レベル）に保たれて、ノードＮ２は“Ｌ′″レ
ベルのままとなり、ワード線の非選択状態が確実に保た
れることとなる。このとき、トランジスタＱデ２で形成
されるハーフラッチも有効に働き、非選択状態がさらに
確実に保たれる。従って、本実施例では、ヒユーズリン
クＬ切断時には、確実に、プリチャージ状態、すなわち
、非選択状態を保つことができ、アドレス信号等から受
けるノイズによる誤選択を確実に防止することができる
。
なお、上記実施例では、デコーダ回路として、プリチャ
ージを伴うＮＡＮＤの後段にインバータがある場合を示
したが、本発明はプリチャージ時に非選択であるデコー
ダ回路ならば、全てに適用することができる。
ージを伴うＮＡＮＤの後段にインバータがある場合を示
したが、本発明はプリチャージ時に非選択であるデコー
ダ回路ならば、全てに適用することができる。
また、上記実施例ではロウデコーダの場合を示したが、
本発明はコラムデコーダの場合にも適用でき、同様の効
果を奏する。
本発明はコラムデコーダの場合にも適用でき、同様の効
果を奏する。
以上のように、この発明の半導体記憶装置によれば、ア
ドレスデコーダのプリチャージ回路の前段にヒユーズリ
ンクを設けたので、ヒユーズリンク切断時には、アドレ
スデコーダが常にプリチャージ状態に保たれることとな
り、ヒユーズリンク切断時のアドレスデコーダを容易か
つ確実に非選択状態に保つことができる効果がある。
ドレスデコーダのプリチャージ回路の前段にヒユーズリ
ンクを設けたので、ヒユーズリンク切断時には、アドレ
スデコーダが常にプリチャージ状態に保たれることとな
り、ヒユーズリンク切断時のアドレスデコーダを容易か
つ確実に非選択状態に保つことができる効果がある。
第１図はこの発明の一実施例による半導体記憶装置のノ
ーマルデコーダを示す回路図、第２図（ａｌは従来の半
導体記憶装置を示すブロック図、第２図（ｂ）は従来の
半導体記憶装置のノーマルデコーダを示す回路図、第２
図（Ｃ１は上記従来例の動作タイミング図である。 図において、Ｘｉ ＋ Ｘｊ ＋ ｘ、、・・・内
部アドレス信号、Ｑ□、 ＱＰ２・・・トランジスタ、
Ｌ、 Ｌｏ 、 Ｌｌ・・・ヒユーズリンク、Ｎ＋
、Ｎｚ・・・ノード、ＷＬ。、ＷＬ、 ・・・ワー
ド線。 なお図中同一符号は同−又は相当部分を示す。
ーマルデコーダを示す回路図、第２図（ａｌは従来の半
導体記憶装置を示すブロック図、第２図（ｂ）は従来の
半導体記憶装置のノーマルデコーダを示す回路図、第２
図（Ｃ１は上記従来例の動作タイミング図である。 図において、Ｘｉ ＋ Ｘｊ ＋ ｘ、、・・・内
部アドレス信号、Ｑ□、 ＱＰ２・・・トランジスタ、
Ｌ、 Ｌｏ 、 Ｌｌ・・・ヒユーズリンク、Ｎ＋
、Ｎｚ・・・ノード、ＷＬ。、ＷＬ、 ・・・ワー
ド線。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）メモリセルアレイと、 アドレス信号に従ってメモリセルを選択するアドレスデ
コーダと、 予備メモリセル及びこれを選択するための予備アドレス
デコーダとを備えた冗長性を有する半導体記憶装置にお
いて、 上記アドレスデコーダは該アドレスデコーダのプリチャ
ージ回路の前段に該アドレスデコーダと欠陥のあるメモ
リセルとの接続を遮断するためのヒューズリンクを有す
るものであることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61260328A JPS63113893A (ja) | 1986-10-30 | 1986-10-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61260328A JPS63113893A (ja) | 1986-10-30 | 1986-10-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63113893A true JPS63113893A (ja) | 1988-05-18 |
| JPH0574160B2 JPH0574160B2 (ja) | 1993-10-15 |
Family
ID=17346474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61260328A Granted JPS63113893A (ja) | 1986-10-30 | 1986-10-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63113893A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60130000A (ja) * | 1983-12-15 | 1985-07-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1986
- 1986-10-30 JP JP61260328A patent/JPS63113893A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60130000A (ja) * | 1983-12-15 | 1985-07-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0574160B2 (ja) | 1993-10-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
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| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
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| R371 | Transfer withdrawn |
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| R350 | Written notification of registration of transfer |
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