JPH0574160B2 - - Google Patents
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- JPH0574160B2 JPH0574160B2 JP61260328A JP26032886A JPH0574160B2 JP H0574160 B2 JPH0574160 B2 JP H0574160B2 JP 61260328 A JP61260328 A JP 61260328A JP 26032886 A JP26032886 A JP 26032886A JP H0574160 B2 JPH0574160 B2 JP H0574160B2
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- JP
- Japan
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- node
- decoder
- memory cell
- internal node
- discharging
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- 238000007599 discharging Methods 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 7
- 230000002950 deficient Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、冗長性を備えた半導体記憶装置に
関するものである。
関するものである。
近来、半導体メモリ装置の高集積化に伴い、メ
モリ装置に予め予備の行或いは列を備え、製造時
に欠陥を含む行或いは列と上記予備の行或いは列
とを置換し、これにより半導体メモリ装置の歩留
り向上を図ることが行なわれている。このような
方式を冗長性方式と呼んでいる。
モリ装置に予め予備の行或いは列を備え、製造時
に欠陥を含む行或いは列と上記予備の行或いは列
とを置換し、これにより半導体メモリ装置の歩留
り向上を図ることが行なわれている。このような
方式を冗長性方式と呼んでいる。
第２図ａは冗長性を備えた半導体記憶装置の一
構成例を示す図であり、これは予備行（スペアロ
ウ）を備えた場合を示している。メモリアレイ
は、通常はノーマルロウデコーダ（NRD）で選
択されるが、予備行使用時には、欠陥メモリセル
を含む行に対応するロウアドレスが入力された場
合に、該当するノーマルロウデコーダは選択され
ず、代わりにスペアロウデコーダ（SRD）が選
択されてスペアのメモリセルが選択される。この
置換は、レーザビーム照射、或いは電気的溶断に
よるヒユーズリンクのプログラムによつて行なわ
れる。
構成例を示す図であり、これは予備行（スペアロ
ウ）を備えた場合を示している。メモリアレイ
は、通常はノーマルロウデコーダ（NRD）で選
択されるが、予備行使用時には、欠陥メモリセル
を含む行に対応するロウアドレスが入力された場
合に、該当するノーマルロウデコーダは選択され
ず、代わりにスペアロウデコーダ（SRD）が選
択されてスペアのメモリセルが選択される。この
置換は、レーザビーム照射、或いは電気的溶断に
よるヒユーズリンクのプログラムによつて行なわ
れる。
第２図ｂは、このような動作を行なう従来のノ
ーマルロウデコーダを示す回路図である。図にお
いて、N1はプリチヤージ信号φPRに基づいてオ
ン、オフするトランジスタQP1を介してプリチヤ
ージされる内部ノード、１は外部ロウアドレス入
力に従つて発生される内部ロウアドレス信号xi，
xj，xkに基づいてノードN1をデイスチヤージす
るノード放電手段であり、xi，xj，xkのすべてが
“Ｈ”レベルのときにノードN1をデイスチヤージ
し、これにより、デコーダが選択状態となる。即
ち、このとき、ノードN1は“Ｌ”レベルとなり、
従つてノードN2は“Ｈ”レベルとなる。φW0，
φW1はワード線WL0，WL1立ち上げ信号であり、
入力ロウアドレスに応じて、一方のみが立ち上が
り、他方は“Ｌ”レベルを保つ。例えばφW0が立
ち上がつた場合、ワード線WL0が立ち上がり、
これが選択状態になる。また、トランジスタQP2
からなるハーフラツチは、アドレス信号の変化に
よりノードN1が受けるノイズによるデコーダの
誤選択を防止する。ワード線WL0上に欠陥メモ
リセルを含む場合は、ヒユーズリンクL0をレー
ザ照射により溶断してワード線WL0が立ち上が
らないようにし、スペアロウをスペアデコーダに
より選択する。
ーマルロウデコーダを示す回路図である。図にお
いて、N1はプリチヤージ信号φPRに基づいてオ
ン、オフするトランジスタQP1を介してプリチヤ
ージされる内部ノード、１は外部ロウアドレス入
力に従つて発生される内部ロウアドレス信号xi，
xj，xkに基づいてノードN1をデイスチヤージす
るノード放電手段であり、xi，xj，xkのすべてが
“Ｈ”レベルのときにノードN1をデイスチヤージ
し、これにより、デコーダが選択状態となる。即
ち、このとき、ノードN1は“Ｌ”レベルとなり、
従つてノードN2は“Ｈ”レベルとなる。φW0，
φW1はワード線WL0，WL1立ち上げ信号であり、
入力ロウアドレスに応じて、一方のみが立ち上が
り、他方は“Ｌ”レベルを保つ。例えばφW0が立
ち上がつた場合、ワード線WL0が立ち上がり、
これが選択状態になる。また、トランジスタQP2
からなるハーフラツチは、アドレス信号の変化に
よりノードN1が受けるノイズによるデコーダの
誤選択を防止する。ワード線WL0上に欠陥メモ
リセルを含む場合は、ヒユーズリンクL0をレー
ザ照射により溶断してワード線WL0が立ち上が
らないようにし、スペアロウをスペアデコーダに
より選択する。
第２図ｃは第２図ｂに示すデコーダの動作タイ
ミングを示す図である。デコーダはスタンドバイ
時（RAS＝“Ｈ”の時）は、トランジスタQP1に
よりプリチヤージ状態（ノードN1＝“Ｈ”、即ち、
ノードN2＝“Ｌ”）になつている。RASが立ち下
がり、外部入力ロウアドレスをラツチすると、
φPRが立ち上がつてプリチヤージ状態を解除し、
その後、内部アドレス信号xi，xj，xkのうち選択
アドレスに対応するもののみが立ち上がり、そし
て、ワード線立ち上げ信号φW0，φW1のうちの一
方が立ち上がつて、アクテイブサイクルが終了す
ると、φW0，φW1及びxi，xj，xkは立ち下がり、
φPRが立ち下がつて、デコーダのプリチヤージが
行なわれる。
ミングを示す図である。デコーダはスタンドバイ
時（RAS＝“Ｈ”の時）は、トランジスタQP1に
よりプリチヤージ状態（ノードN1＝“Ｈ”、即ち、
ノードN2＝“Ｌ”）になつている。RASが立ち下
がり、外部入力ロウアドレスをラツチすると、
φPRが立ち上がつてプリチヤージ状態を解除し、
その後、内部アドレス信号xi，xj，xkのうち選択
アドレスに対応するもののみが立ち上がり、そし
て、ワード線立ち上げ信号φW0，φW1のうちの一
方が立ち上がつて、アクテイブサイクルが終了す
ると、φW0，φW1及びxi，xj，xkは立ち下がり、
φPRが立ち下がつて、デコーダのプリチヤージが
行なわれる。
ワード線WL0をスペアロウと置換する場合、
上述のように、ヒユーズリンクL0をレーザ照射
により溶断する。これにより、デコーダが選択さ
れてノードN2が“Ｈ”レベルとなりφW0が立ち上
がつたとしても、ワード線WL0は立ち上がらず
非選択状態を保つこととなる。
上述のように、ヒユーズリンクL0をレーザ照射
により溶断する。これにより、デコーダが選択さ
れてノードN2が“Ｈ”レベルとなりφW0が立ち上
がつたとしても、ワード線WL0は立ち上がらず
非選択状態を保つこととなる。
ところが、ヒユーズリンクL0を切断した場合、
ワード線WL0はフローテイング状態となるが、
アドレス信号φW0，φW1等から配線間カツプリン
グキヤパシタンスを通してノイズを受けると、ワ
ード線WL0は“Ｈ”レベルとなり、ヒユーズを
切断したノーマルデコーダの誤選択という問題が
生ずる。
ワード線WL0はフローテイング状態となるが、
アドレス信号φW0，φW1等から配線間カツプリン
グキヤパシタンスを通してノイズを受けると、ワ
ード線WL0は“Ｈ”レベルとなり、ヒユーズを
切断したノーマルデコーダの誤選択という問題が
生ずる。
また、メモリ装置の高集積化に伴つて、ワード
線のピツチが小さくなつてくるが、このためにヒ
ユーズリンクのピツチが小小さくなつてしまうこ
とはレーザビームの位置精度及びスポツト径を考
慮すると避けることが望ましい。
線のピツチが小さくなつてくるが、このためにヒ
ユーズリンクのピツチが小小さくなつてしまうこ
とはレーザビームの位置精度及びスポツト径を考
慮すると避けることが望ましい。
従来の半導体記憶装置は以上のように構成され
ているので、欠陥を含むメモリセルを選択するノ
ーマルデコーダを選択不能とするためにそのヒユ
ーズリンクを切断しても、アドレス信号等から受
けるノイズにより、その選択状態が誤つたものに
なりやすいという問題点があつた。
ているので、欠陥を含むメモリセルを選択するノ
ーマルデコーダを選択不能とするためにそのヒユ
ーズリンクを切断しても、アドレス信号等から受
けるノイズにより、その選択状態が誤つたものに
なりやすいという問題点があつた。
この発明は上記のような問題点を解消するため
になされたもので、付加素子等を必要とせず、ヒ
ユーズリンクの切断によつて欠陥のあるメモリセ
ルを選択するノーマルデコーダを確実に非選択状
態に保つことができる半導体記憶装置を得ること
を目的とする。
になされたもので、付加素子等を必要とせず、ヒ
ユーズリンクの切断によつて欠陥のあるメモリセ
ルを選択するノーマルデコーダを確実に非選択状
態に保つことができる半導体記憶装置を得ること
を目的とする。
この発明に係る半導体記憶装置は、プリチヤー
ジ手段によりプリチヤージされる内部ノードと、
アドレス信号に基づいて上記内部ノードをデイス
チヤージするためのノード放電手段とを有し、上
記内部ノードがプリチヤージされた状態でメモリ
セルを非選択とし、上記内部ノードがデイスチヤ
ージされた状態でメモリセルを選択とするアドレ
スデコーダの、上記内部ノードをデイスチヤージ
する上記ノード放電手段を介した放電パスにヒユ
ーズリンクを設けたものである。
ジ手段によりプリチヤージされる内部ノードと、
アドレス信号に基づいて上記内部ノードをデイス
チヤージするためのノード放電手段とを有し、上
記内部ノードがプリチヤージされた状態でメモリ
セルを非選択とし、上記内部ノードがデイスチヤ
ージされた状態でメモリセルを選択とするアドレ
スデコーダの、上記内部ノードをデイスチヤージ
する上記ノード放電手段を介した放電パスにヒユ
ーズリンクを設けたものである。
この発明においては、アドレスデコーダのプリ
チヤージノードを放電する手段を介した放電パス
にヒユーズリンクを設けたので、該ヒユーズリン
クが切断されたアドレスデコーダは、プリチヤー
ジ状態が保たれることとなり、確実に非選択状態
を保つことができる。
チヤージノードを放電する手段を介した放電パス
にヒユーズリンクを設けたので、該ヒユーズリン
クが切断されたアドレスデコーダは、プリチヤー
ジ状態が保たれることとなり、確実に非選択状態
を保つことができる。
以下、この発明の一実施例を図について説明す
る。
る。
第１図はこの発明の一実施例による半導体記憶
装置のノーマルデコーダ部を示す図であり、図に
おいて第２図ｂと同一符号は同一又は相当部分で
ある。また、ＬはトランジスタQP1を介してプリ
チヤージされるノードN1と、内部アドレス信号
xi，xj，xkに基づいてノードN1をデイスチヤージ
するノード放電手段との間に設けられたヒユーズ
リンクである。
装置のノーマルデコーダ部を示す図であり、図に
おいて第２図ｂと同一符号は同一又は相当部分で
ある。また、ＬはトランジスタQP1を介してプリ
チヤージされるノードN1と、内部アドレス信号
xi，xj，xkに基づいてノードN1をデイスチヤージ
するノード放電手段との間に設けられたヒユーズ
リンクである。
このような構成になるノーマルデコーダでは、
ヒユーズリンクＬが切断されていない時には、従
来例に示す通常のデコーダと同様に動作するが、
ヒユーズリンクＬの切断時には、内部アドレス信
号xi，xj，xkがすべて“Ｈ”レベルであつても、
ノードN1は常にプリチヤージ状態（即ち“Ｈ”
レベル）に保たれて、ノードN2は“Ｌ”レベル
のままとなり、ワード線の非選択状態が確実に保
たれることとなる。このとき、トランジスタQP2
で形成されるハーフラツチも有効に働き、非選択
状態がさらに確実に保たれる。
ヒユーズリンクＬが切断されていない時には、従
来例に示す通常のデコーダと同様に動作するが、
ヒユーズリンクＬの切断時には、内部アドレス信
号xi，xj，xkがすべて“Ｈ”レベルであつても、
ノードN1は常にプリチヤージ状態（即ち“Ｈ”
レベル）に保たれて、ノードN2は“Ｌ”レベル
のままとなり、ワード線の非選択状態が確実に保
たれることとなる。このとき、トランジスタQP2
で形成されるハーフラツチも有効に働き、非選択
状態がさらに確実に保たれる。
このように本実施例では、ヒユーズリンクを、
デコーダのプリチヤージされる内部ノードと、ア
ドレス信号に基づいて上記プリチヤージされるノ
ードをデイスチヤージするノード放電手段との間
に設けた構成としたから、ヒユーズリンク切断時
に、確実にプリチヤージ状態、即ち、非選択状態
を保つことができ、アドレス信号等から受けるノ
イズによる誤選択を確実に防止することができ
る。
デコーダのプリチヤージされる内部ノードと、ア
ドレス信号に基づいて上記プリチヤージされるノ
ードをデイスチヤージするノード放電手段との間
に設けた構成としたから、ヒユーズリンク切断時
に、確実にプリチヤージ状態、即ち、非選択状態
を保つことができ、アドレス信号等から受けるノ
イズによる誤選択を確実に防止することができ
る。
なお、上記実施例では、デコーダ回路として、
プリチヤージを伴うNANDの後段にインバータ
がある場合を示したが、本発明はプリチヤージ時
に非選択であるデコーダ回路ならば、全てに適用
することができる。
プリチヤージを伴うNANDの後段にインバータ
がある場合を示したが、本発明はプリチヤージ時
に非選択であるデコーダ回路ならば、全てに適用
することができる。
また、上記実施例ではロウデコーダの場合を示
したが、本発明はコラムデコーダの場合にも適用
でき、同様の効果を奏する。
したが、本発明はコラムデコーダの場合にも適用
でき、同様の効果を奏する。
〔発明の効果〕
以上のように、この発明の半導体記憶装置によ
れば、プリチヤージ手段によりプリチヤージされ
る内部ノードと、アドレス信号に基づいて上記内
部ノードをデイスチヤージするためのノード放電
手段とを有し、上記内部ノードがプリチヤージさ
れた状態でメモリセルを非選択とし、上記内部ノ
ードがデイスチヤージされた状態でメモリセルを
選択とするアドレスデコーダの、上記内部ノード
をデイスチヤージする上記ノード放電手段を介し
た放電パスにヒユーズリングを備えた構成とした
ので、ヒユーズリンク切断時には、アドレスデコ
ーダが常にプリチヤージ状態に保たれることとな
り、ヒユーズリンク切断時のアドレスデコーダを
容易かつ確実に非選択状態に保つことができる効
果がある。
れば、プリチヤージ手段によりプリチヤージされ
る内部ノードと、アドレス信号に基づいて上記内
部ノードをデイスチヤージするためのノード放電
手段とを有し、上記内部ノードがプリチヤージさ
れた状態でメモリセルを非選択とし、上記内部ノ
ードがデイスチヤージされた状態でメモリセルを
選択とするアドレスデコーダの、上記内部ノード
をデイスチヤージする上記ノード放電手段を介し
た放電パスにヒユーズリングを備えた構成とした
ので、ヒユーズリンク切断時には、アドレスデコ
ーダが常にプリチヤージ状態に保たれることとな
り、ヒユーズリンク切断時のアドレスデコーダを
容易かつ確実に非選択状態に保つことができる効
果がある。
第１図はこの発明の一実施例による半導体記憶
装置のノーマルデコーダを示す回路図、第２図ａ
は冗長性を備えた半導体記憶装置の一構成例を示
す図、第２図ｂは従来の半導体記憶装置のノーマ
ルデコーダを示す回路図、第２図ｃは上記従来例
の動作タイミング図である。 図において、xi，xj，xk…内部アドレス信号、
QP1，QP2…トランジスタ、Ｌ，L0，L1…ヒユー
ズリンク、N1，N2…ノード、WL0，WL1…ワー
ド線。なお図中同一符号は同一又は相当部分を示
す。
装置のノーマルデコーダを示す回路図、第２図ａ
は冗長性を備えた半導体記憶装置の一構成例を示
す図、第２図ｂは従来の半導体記憶装置のノーマ
ルデコーダを示す回路図、第２図ｃは上記従来例
の動作タイミング図である。 図において、xi，xj，xk…内部アドレス信号、
QP1，QP2…トランジスタ、Ｌ，L0，L1…ヒユー
ズリンク、N1，N2…ノード、WL0，WL1…ワー
ド線。なお図中同一符号は同一又は相当部分を示
す。
Claims (1)
- 【特許請求の範囲】 １ メモリセルアレイと、 プリチヤージ手段によりプリチヤージされる内
部ノードと、アドレス信号に基づいて上記内部ノ
ードをデイスチヤージするためのノード放電手段
とを有し、上記内部ノードがプリチヤージされた
状態でメモリセルを非選択とし、上記内部ノード
がデイスチヤージされた状態でメモリセルを選択
とするアドレスデコーダと、 予備メモリセル及びこれを選択するための予備
アドレスデコーダとを備えた冗長性を有する半導
体記憶装置において、 上記アドレスデコーダの、上記内部ノードをデ
イスチヤージする上記ノード放電手段を介した放
電パスにヒユーズリンクを備えたことを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61260328A JPS63113893A (ja) | 1986-10-30 | 1986-10-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61260328A JPS63113893A (ja) | 1986-10-30 | 1986-10-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63113893A JPS63113893A (ja) | 1988-05-18 |
| JPH0574160B2 true JPH0574160B2 (ja) | 1993-10-15 |
Family
ID=17346474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61260328A Granted JPS63113893A (ja) | 1986-10-30 | 1986-10-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63113893A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60130000A (ja) * | 1983-12-15 | 1985-07-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1986
- 1986-10-30 JP JP61260328A patent/JPS63113893A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60130000A (ja) * | 1983-12-15 | 1985-07-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63113893A (ja) | 1988-05-18 |
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Legal Events
| Date | Code | Title | Description |
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| R360 | Written notification for declining of transfer of rights |
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| R350 | Written notification of registration of transfer |
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