JPS6310837B2 - - Google Patents
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- Publication number
- JPS6310837B2 JPS6310837B2 JP57038983A JP3898382A JPS6310837B2 JP S6310837 B2 JPS6310837 B2 JP S6310837B2 JP 57038983 A JP57038983 A JP 57038983A JP 3898382 A JP3898382 A JP 3898382A JP S6310837 B2 JPS6310837 B2 JP S6310837B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- bit
- shift register
- acoustic signal
- Prior art date
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- Expired
Links
- 238000010586 diagram Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Electrophonic Musical Instruments (AREA)
Description
【発明の詳細な説明】
本発明は音響信号発生回路に関するものであ
る。
る。
従来、電子的な効果音等を発生する場合に、原
音をPCM変調したデータを記憶させこのデータ
を読み出して原音を再生するものがあり良い音質
が得られる。ところが余韻のある音を得ようとす
ると非常に多くの記憶容量を必要とする欠点があ
る。この他に、白色雑音から合成するものがある
が、十分な音質が得られない欠点がある。
音をPCM変調したデータを記憶させこのデータ
を読み出して原音を再生するものがあり良い音質
が得られる。ところが余韻のある音を得ようとす
ると非常に多くの記憶容量を必要とする欠点があ
る。この他に、白色雑音から合成するものがある
が、十分な音質が得られない欠点がある。
そこで本発明は記憶容量が少なくてすみしかも
良好な音質で余韻のある音が得られる音響信号発
生回路を提供するものである。
良好な音質で余韻のある音が得られる音響信号発
生回路を提供するものである。
以下本発明の一実施例を図面に基づいて説明す
る。第１図において、記憶回路（ROM）Ｍには
一周期分の音響信号（第２図示）を25分割した各
分割点d0〜d31の振幅をコード化した、すなわち
PCM変調したデータを８ビツトで記憶させてあ
るとともに各分割点における極性を１ビツトで記
憶させてある。SRはシフトレジスタ、ADは加算
回路、LAはラツチ回路、DEはＤ−Ａ変換回路、
SPは発音装置である。CLはタイミングパルス発
生回路、C1は５ビツトのカウンタからなる読出
回路、C2はデータの読出回数を計数する４ビツ
トの計数回路、Ｆはフリツプフロツプ回路であ
る。DCはダウンカウンタ、Ｇはゲート回路で、
これらによつて制御回路を構成する。
る。第１図において、記憶回路（ROM）Ｍには
一周期分の音響信号（第２図示）を25分割した各
分割点d0〜d31の振幅をコード化した、すなわち
PCM変調したデータを８ビツトで記憶させてあ
るとともに各分割点における極性を１ビツトで記
憶させてある。SRはシフトレジスタ、ADは加算
回路、LAはラツチ回路、DEはＤ−Ａ変換回路、
SPは発音装置である。CLはタイミングパルス発
生回路、C1は５ビツトのカウンタからなる読出
回路、C2はデータの読出回数を計数する４ビツ
トの計数回路、Ｆはフリツプフロツプ回路であ
る。DCはダウンカウンタ、Ｇはゲート回路で、
これらによつて制御回路を構成する。
つぎに動作について説明する。タイミングパル
ス発生回路CLの出力端子f1，f2，f3からは第３図
のようなパルスが繰返し発生している。そこでフ
リツプフロツプ回路Ｆの端子Ｓにスタート命令が
供給されると読出回路C1、計数回路C2のリセツ
トが解除される。
ス発生回路CLの出力端子f1，f2，f3からは第３図
のようなパルスが繰返し発生している。そこでフ
リツプフロツプ回路Ｆの端子Ｓにスタート命令が
供給されると読出回路C1、計数回路C2のリセツ
トが解除される。
まず端子f1からパルスが発生すると読出回路C1
からの出力によつて記憶回路Ｍから最初のデータ
が読み出される。このデータは端子f2からのパル
スによつてシフトレジスタSRに記憶される。同
時にこのパルスによつてダウンカウンタDCに計
数回路C2の内容がプリセツトされる。このプリ
セツト内容、すなわち計数回路C2の計数内容シ
フトレジスタSR内のデータを下位へ１ビツトず
つシフトするシフト回数となる。いまは第１回目
の読出であるのでダウンカウンタDCにはＯがプ
リセツトされ上記シフトは行なわれない。すなわ
ちダウンカウンタDCの内容がＯのときはその出
力C0が“０”となり、ゲート回路Ｇが閉じ端子f3
からのパルスがシフトレジスタSRのシフト入力
Ｃに供給されないのである。
からの出力によつて記憶回路Ｍから最初のデータ
が読み出される。このデータは端子f2からのパル
スによつてシフトレジスタSRに記憶される。同
時にこのパルスによつてダウンカウンタDCに計
数回路C2の内容がプリセツトされる。このプリ
セツト内容、すなわち計数回路C2の計数内容シ
フトレジスタSR内のデータを下位へ１ビツトず
つシフトするシフト回数となる。いまは第１回目
の読出であるのでダウンカウンタDCにはＯがプ
リセツトされ上記シフトは行なわれない。すなわ
ちダウンカウンタDCの内容がＯのときはその出
力C0が“０”となり、ゲート回路Ｇが閉じ端子f3
からのパルスがシフトレジスタSRのシフト入力
Ｃに供給されないのである。
したがつてシフトレジスタSR内の最初のデー
タはそのまま加算回路ADを介してラツチ回路
LAに供給される。そして端子f1からつぎのパル
スが発生して２番目のデータが読み出され、端子
f2からパルスが発生すると上記最初のデータがラ
ツチ回路LAにラツチされるとともに上記２番目
のデータがシフトレジスタSRに記憶される。ラ
ツチ回路LA内の最初のデータはＤ−Ａ変換回路
DEでアナログ信号に変換され発音装置SPに供給
される。
タはそのまま加算回路ADを介してラツチ回路
LAに供給される。そして端子f1からつぎのパル
スが発生して２番目のデータが読み出され、端子
f2からパルスが発生すると上記最初のデータがラ
ツチ回路LAにラツチされるとともに上記２番目
のデータがシフトレジスタSRに記憶される。ラ
ツチ回路LA内の最初のデータはＤ−Ａ変換回路
DEでアナログ信号に変換され発音装置SPに供給
される。
以下同様にして各データが順次読み出され、こ
のデータがそのままＤ−Ａ変換回路DEに供給さ
れて発音装置SPから再生音が発生する。
のデータがそのままＤ−Ａ変換回路DEに供給さ
れて発音装置SPから再生音が発生する。
こうして１回目のデータの読出が終了すると読
出回路C1からの桁上げ信号によつて計数回路C2
が読出回数１を計数する。したがつて２回目の読
出のときには、各データの読出ごとにダウンカウ
ンタDCに１がプリセツトされ、端子f3からのパ
ルスがゲート回路Ｇを１パルス通過する。このパ
ルスによつてシフトレジスタSR内のデータが１
ビツトずつ下位へシフトされる。但し、最上位の
ビツトは極性を表わすデータであるのでこのビツ
トのみはシフトされないようにしてある。例えば
シフト前のQ8〜Q1のデータが第４図のように
（１、１……１）であつたとすると上記シフトに
よつて（０、１……１）となる。このデータをこ
のままＤ−Ａ変換して出力しても差支えはない
が、こうすると最下位の桁は必ず切り捨てられる
ことになる。そこでシフト前の最下位のビツトが
“１”のときには加算回路ADによつてシフト後
の最下位のビツトに１を加えて補正を行なうもの
である。これによつて第４図のように上記データ
（０、１……１）がデータ（１、０……０）に補
正される。この補正されたデータがラツチ回路
LAにラツチされＤ−Ａ変換されて出力される。
出回路C1からの桁上げ信号によつて計数回路C2
が読出回数１を計数する。したがつて２回目の読
出のときには、各データの読出ごとにダウンカウ
ンタDCに１がプリセツトされ、端子f3からのパ
ルスがゲート回路Ｇを１パルス通過する。このパ
ルスによつてシフトレジスタSR内のデータが１
ビツトずつ下位へシフトされる。但し、最上位の
ビツトは極性を表わすデータであるのでこのビツ
トのみはシフトされないようにしてある。例えば
シフト前のQ8〜Q1のデータが第４図のように
（１、１……１）であつたとすると上記シフトに
よつて（０、１……１）となる。このデータをこ
のままＤ−Ａ変換して出力しても差支えはない
が、こうすると最下位の桁は必ず切り捨てられる
ことになる。そこでシフト前の最下位のビツトが
“１”のときには加算回路ADによつてシフト後
の最下位のビツトに１を加えて補正を行なうもの
である。これによつて第４図のように上記データ
（０、１……１）がデータ（１、０……０）に補
正される。この補正されたデータがラツチ回路
LAにラツチされＤ−Ａ変換されて出力される。
このように２回目の読出のときにはデータが１
ビツトずつ下位へシフトされるためＤ−Ａ変換さ
れた出力の振幅が第５図のように１回目のときの
約半分となる。
ビツトずつ下位へシフトされるためＤ−Ａ変換さ
れた出力の振幅が第５図のように１回目のときの
約半分となる。
以下同様に３回目の読出のときには２ビツトず
つ下位へシフトされ、４〜８回目の読出のときに
はそれぞれ３〜７ビツトずつ下位へシフトされ
る。したがつて、読出ごとに、Ｄ−Ａ変換された
出力の振幅が約半分になつていき余韻のある音が
得られる。
つ下位へシフトされ、４〜８回目の読出のときに
はそれぞれ３〜７ビツトずつ下位へシフトされ
る。したがつて、読出ごとに、Ｄ−Ａ変換された
出力の振幅が約半分になつていき余韻のある音が
得られる。
８回目の読出が終了すると計数回路C2の出力
端子Q8から出力が生じフリツプフロツプ回路Ｆ
がリセツトされ、その出力によつて読出回路C1
および計数回路C2がリセツトされて音の発生が
終了する。
端子Q8から出力が生じフリツプフロツプ回路Ｆ
がリセツトされ、その出力によつて読出回路C1
および計数回路C2がリセツトされて音の発生が
終了する。
以上のように本発明によれば、一周期分の音響
信号のPCM変調されたデータを記憶回路に記憶
させておくだけでよく、しかもシフト前の最下位
のビツトの論理値に応じてシフト後の最下位のビ
ツトに補正を加えるようにしたので、記憶容量が
少なくてすみ、しかも余韻のある良質な音が得ら
れる。
信号のPCM変調されたデータを記憶回路に記憶
させておくだけでよく、しかもシフト前の最下位
のビツトの論理値に応じてシフト後の最下位のビ
ツトに補正を加えるようにしたので、記憶容量が
少なくてすみ、しかも余韻のある良質な音が得ら
れる。
第１図は本発明の一実施例を示した論理回路
図。第２図は記憶回路に記憶させる一周期分の音
響信号を示した波形図、第３図は動作説明のため
のタイムチヤート、第４図はデータのシフトおよ
び補正の一例を示す説明図、第５図はＤ−Ａ変換
された音響信号の出力波形図である。 Ｍ……記憶回路、SR……シフトレジスタ、AD
……加算回路、DE……Ｄ−Ａ変換回路、C1……
読出回路、C2……計数回路、DC……ダウンカウ
ンタ、Ｇ……ゲート回路。
図。第２図は記憶回路に記憶させる一周期分の音
響信号を示した波形図、第３図は動作説明のため
のタイムチヤート、第４図はデータのシフトおよ
び補正の一例を示す説明図、第５図はＤ−Ａ変換
された音響信号の出力波形図である。 Ｍ……記憶回路、SR……シフトレジスタ、AD
……加算回路、DE……Ｄ−Ａ変換回路、C1……
読出回路、C2……計数回路、DC……ダウンカウ
ンタ、Ｇ……ゲート回路。
Claims (1)
- １ 一周期分の音響信号をPCM変調したデータ
を予め記憶する記憶回路と、この記憶回路内の各
データを複数回繰返し読み出す読出回路と、上記
データの読出回数を計数する計数回路と、上記記
憶回路から読み出されたデータを一時的に記憶す
るシフトレジスタと、上記計数回路の出力によつ
て上記データの読出回数に応じて上記シフトレジ
スタ内のデータを１ビツトずつ下位へシフトする
制御回路と、上記シフトレジスタ内のデータのシ
フトが行なわれる前の最下位のビツトが論理値１
のときシフト後の最下位のビツトに１を加算する
加算回路と、この加算回路からのデータをアナロ
グ信号に変換するＤ−Ａ変換回路とからなる音響
信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57038983A JPS58156996A (ja) | 1982-03-12 | 1982-03-12 | 音響信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57038983A JPS58156996A (ja) | 1982-03-12 | 1982-03-12 | 音響信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58156996A JPS58156996A (ja) | 1983-09-19 |
| JPS6310837B2 true JPS6310837B2 (ja) | 1988-03-09 |
Family
ID=12540379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57038983A Granted JPS58156996A (ja) | 1982-03-12 | 1982-03-12 | 音響信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58156996A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS503325A (ja) * | 1973-05-10 | 1975-01-14 | ||
| JPS53102018A (en) * | 1977-02-17 | 1978-09-06 | Kawai Musical Instr Mfg Co | Electronic musical instrument |
-
1982
- 1982-03-12 JP JP57038983A patent/JPS58156996A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS503325A (ja) * | 1973-05-10 | 1975-01-14 | ||
| JPS53102018A (en) * | 1977-02-17 | 1978-09-06 | Kawai Musical Instr Mfg Co | Electronic musical instrument |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58156996A (ja) | 1983-09-19 |
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