JPS629673A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は半導体装置の製造方法に関し、特にＭＯＳパワ
ートランジスタの製造に使用されるものである。
ートランジスタの製造に使用されるものである。
（発明の技術的背景とその問題点）
ＭＯＳパワートランジスタの構造の一例を第２図に示す
。第２図において、Ｎ＋型シリコン基板（ドレイン領域
）１上にはＮ型エピタキシャル層（ドレイン領域）２が
形成されている。このエピタキシャル層２上にはゲート
酸化膜３及び多結晶シリコンからなるゲート電極４が形
成されている。
。第２図において、Ｎ＋型シリコン基板（ドレイン領域
）１上にはＮ型エピタキシャル層（ドレイン領域）２が
形成されている。このエピタキシャル層２上にはゲート
酸化膜３及び多結晶シリコンからなるゲート電極４が形
成されている。
このゲート電極４の両側方のエピタキシャル１１２表面
にはＰ型ベース領域５及びＮ１型ソース領域６が形成さ
れている。更に、全面には層間絶縁膜としてＣＶＤ酸化
躾７が堆積され、その所定部分にコンタクトホールが開
孔され、ＣｖＤ酸化ｍ７上にゲート配線８及びソース電
極９が形成されている。また、Ｎ０型シリコン基板１の
裏面にはドレイン電極１０が形成されている。
にはＰ型ベース領域５及びＮ１型ソース領域６が形成さ
れている。更に、全面には層間絶縁膜としてＣＶＤ酸化
躾７が堆積され、その所定部分にコンタクトホールが開
孔され、ＣｖＤ酸化ｍ７上にゲート配線８及びソース電
極９が形成されている。また、Ｎ０型シリコン基板１の
裏面にはドレイン電極１０が形成されている。
従来、Ｐ型ベース領域５及びＮ＋型エミッタ領域６の形
成は、以下に説明する（イ）及び（ロ）の２つの方法に
より行なわれていたが、それぞれ欠点があった。
成は、以下に説明する（イ）及び（ロ）の２つの方法に
より行なわれていたが、それぞれ欠点があった。
（イ）第３図に示すように、まずＮ型エピタキシャル！
！１２表面にゲート酸化ＰＩＡ３を形成し、全面に多結
晶シリコン膜を堆積した後、多結晶シリコン膜上にホト
レジストパターン１１を形成する。
！１２表面にゲート酸化ＰＩＡ３を形成し、全面に多結
晶シリコン膜を堆積した後、多結晶シリコン膜上にホト
レジストパターン１１を形成する。
次に、このホトレジストパターン１１をマスクとして多
結晶シリコン膜をケミカルドライエツチング法（ＣＤＥ
法）によりパターニングしてゲート電極４を形成する。
結晶シリコン膜をケミカルドライエツチング法（ＣＤＥ
法）によりパターニングしてゲート電極４を形成する。
つづいて、前記ホトレジストパターン１１を残存させた
まま、これをマスクとしてエピタキシャル層２にボ詣怪
参子層敗させることによりＰ型ベース領域５を形成する
。つづいて、ホトレジストパターン１１を除去した後、
ゲート電極４をマスクとしてリンをイオン注入し、拡散
させることによりＮ＋型ソース領域６を形成する。
まま、これをマスクとしてエピタキシャル層２にボ詣怪
参子層敗させることによりＰ型ベース領域５を形成する
。つづいて、ホトレジストパターン１１を除去した後、
ゲート電極４をマスクとしてリンをイオン注入し、拡散
させることによりＮ＋型ソース領域６を形成する。
この方法では、ホトレジストパターン１１がボロンイオ
ンをブロックするので、ゲート電極４にボロンイオンが
打ち込まれることがない。しかし、この方法では、ホト
レジストパターン１１を残存させたままボロンのイオン
注入を行なうので、多結晶シリコン膜のＣ［）Ｅ時に発
生するゴミ１２やイオン注入時にレジストの破片が飛散
して残存していることがある。このようなゴミ１２やレ
ジストの破片を除去する工程は行なわれないので、第４
図に示すようにゲート電極４の端部上にこれらが残存す
ると、部分的にボロンのイオン注入が行なわれない箇所
が発生する。このような現象が生じた場合のパワートラ
ンジスタの電圧−電流特性を第５図に示す。第５図から
れかるように、ゴミ等が小さい場合（図中（ａ）で表示
）には比較的良好な耐圧特性を示す。ところが、ゴミ等
の大きさが大きくなるにつれ（図中（ｂ）、（Ｃ）、（
ｄ）の順でゴミ等が大きくなる）、耐圧特性が極端に劣
化している。
ンをブロックするので、ゲート電極４にボロンイオンが
打ち込まれることがない。しかし、この方法では、ホト
レジストパターン１１を残存させたままボロンのイオン
注入を行なうので、多結晶シリコン膜のＣ［）Ｅ時に発
生するゴミ１２やイオン注入時にレジストの破片が飛散
して残存していることがある。このようなゴミ１２やレ
ジストの破片を除去する工程は行なわれないので、第４
図に示すようにゲート電極４の端部上にこれらが残存す
ると、部分的にボロンのイオン注入が行なわれない箇所
が発生する。このような現象が生じた場合のパワートラ
ンジスタの電圧−電流特性を第５図に示す。第５図から
れかるように、ゴミ等が小さい場合（図中（ａ）で表示
）には比較的良好な耐圧特性を示す。ところが、ゴミ等
の大きさが大きくなるにつれ（図中（ｂ）、（Ｃ）、（
ｄ）の順でゴミ等が大きくなる）、耐圧特性が極端に劣
化している。
（０）第６図に示すように、上記（イ）と同様な工程に
より、図示しないホトレジストパターンをマスクとして
多結晶シリコン膜をＣＤＥ法によりバターニングしてゲ
ート電極４を形成した後、ホトレジストパターンを除去
する。次いで、ゲート電極４をマスクとしてボロン及び
リンをイオン注入し、拡散させることによりＰ型ベース
領域５及びＮ１型ソース領域６を形成する。
より、図示しないホトレジストパターンをマスクとして
多結晶シリコン膜をＣＤＥ法によりバターニングしてゲ
ート電極４を形成した後、ホトレジストパターンを除去
する。次いで、ゲート電極４をマスクとしてボロン及び
リンをイオン注入し、拡散させることによりＰ型ベース
領域５及びＮ１型ソース領域６を形成する。
しかし、この方法で接合深さの深いＰ型ベース領１ｉｆ
ｆ１５及びＮ４″型ソース領域６を形成しようとする場
合には、イオンがゲート電極４及びその下のゲート酸化
Ｍ３をつきぬけるため、信頼性が著しく劣化してしまう
。このため、この方法は適用範囲が制限される。
ｆ１５及びＮ４″型ソース領域６を形成しようとする場
合には、イオンがゲート電極４及びその下のゲート酸化
Ｍ３をつきぬけるため、信頼性が著しく劣化してしまう
。このため、この方法は適用範囲が制限される。
本発明は上記欠点を解消するためになされたものであり
、チャネル長の精度を向上し、安定した特性及び高い信
頼性を有するＭＯＳパワートランジスタ等の半導体装置
を高歩留りで製造し得る方法を提供しようとするもので
ある。
、チャネル長の精度を向上し、安定した特性及び高い信
頼性を有するＭＯＳパワートランジスタ等の半導体装置
を高歩留りで製造し得る方法を提供しようとするもので
ある。
本発明の半導体装置の製造方法は、第１導電型の半導体
基板表面にゲート絶縁膜を形成する工程と、全面にゲー
ト電極材料を堆積する工程と、全面に絶縁膜を形成する
工程と、該絶縁股上にホトレジストパターンを形成する
工程と、該ホトレジストパターンをマスクとして前記絶
縁膜及びゲート電極材料を順次エツチングしてゲート電
極及びその上の絶縁膜パターンを形成する工程と、前記
ホトレジストパターンを除去した後、前記絶縁膜パター
ンをマスクとして第２導電型の不純物及び第１導電型の
不純物をイオン注入する工程とを具備したことを特徴と
するものである。
基板表面にゲート絶縁膜を形成する工程と、全面にゲー
ト電極材料を堆積する工程と、全面に絶縁膜を形成する
工程と、該絶縁股上にホトレジストパターンを形成する
工程と、該ホトレジストパターンをマスクとして前記絶
縁膜及びゲート電極材料を順次エツチングしてゲート電
極及びその上の絶縁膜パターンを形成する工程と、前記
ホトレジストパターンを除去した後、前記絶縁膜パター
ンをマスクとして第２導電型の不純物及び第１導電型の
不純物をイオン注入する工程とを具備したことを特徴と
するものである。
このような方法によれば、第２導電型の不純物をイオン
注入する際、ホトレジストパターンは残存していないの
で、ゴミやレジストの破片に起因する特性の劣化は生じ
ない。また、ゲート電極上に絶縁膜パターンが存在して
いるので、イオンがゲート電極及びその下のゲート酸化
膜をつき抜けることによる信頼性の低下を防止すること
ができる。なお、前記絶縁膜としては不純物をドープし
ていないものが使用される。また、この絶縁膜は酸化膜
でもよいし、窒化膜でもよい。
注入する際、ホトレジストパターンは残存していないの
で、ゴミやレジストの破片に起因する特性の劣化は生じ
ない。また、ゲート電極上に絶縁膜パターンが存在して
いるので、イオンがゲート電極及びその下のゲート酸化
膜をつき抜けることによる信頼性の低下を防止すること
ができる。なお、前記絶縁膜としては不純物をドープし
ていないものが使用される。また、この絶縁膜は酸化膜
でもよいし、窒化膜でもよい。
以下、本発明方法の実施例を第１図（ａ）〜（ｄ）を参
照して説明する。
照して説明する。
まず、Ｎ＋型シリコン基板２１上にＮ型エピタキシャル
層２２を形成した後、エピタキシャル層２２表面に膜厚
１０００人のゲート酸化膜２３を形成する。次に、全面
にゲート電極材料としてＬＰＣＶＤ法ニヨリ膜厚４００
０〜５０００人の多結晶シリコン１１！２４を堆積した
後、低抵抗化のためにリンを拡散する（第１図（ａ）図
示）。つづいて、全面に膜厚４０００〜５０００人のア
ンドープのＣＶＤ酸化１２５を堆積する。つづいて、Ｃ
ＶＤ酸化１９１２５上に写真蝕刻法によりホトレジスト
パターン２６を形成する（同図（ｂ）図示）。
層２２を形成した後、エピタキシャル層２２表面に膜厚
１０００人のゲート酸化膜２３を形成する。次に、全面
にゲート電極材料としてＬＰＣＶＤ法ニヨリ膜厚４００
０〜５０００人の多結晶シリコン１１！２４を堆積した
後、低抵抗化のためにリンを拡散する（第１図（ａ）図
示）。つづいて、全面に膜厚４０００〜５０００人のア
ンドープのＣＶＤ酸化１２５を堆積する。つづいて、Ｃ
ＶＤ酸化１９１２５上に写真蝕刻法によりホトレジスト
パターン２６を形成する（同図（ｂ）図示）。
次いで、ホトレジストパターン２６をマスクとして、ま
ずフッ化アンモニウム系の薬液処理により露出したＣＶ
Ｄ１ｌ化１２５を１〜２分エツチングしてＣＶＤ酸化躾
パターン２５−を形成する。つづいて、ホトレジストパ
ターン２６をマスクとしてケミカルドライエツチング法
（ＣＤＥ法）により多結晶シリコン膜２４を数分間プラ
ズマエツチングしてゲート電極２７を形成する。この際
、ゲート酸化［１２３の一部もエツチングされる（同図
（Ｃ）図示）。つづいて、硫酸と過酸化水素とのｆｉ合
？１Ｉｆ（ＳＨ処１ｍりによりホトレジストパターン２
６を除去した後、ＣＶＤＲ化膜パターン２５′をマスク
としてエピタキシャル層２２にボロンを例えば加速エネ
ルギー３５ｋｅＶ、ドーズ農２Ｘ１０”ｃｍ’の条件で
イオン注入し、熱処理を行なってＰ型ベース領域２８を
形成する。つづいて、ＣＶＤ酸化膜パターン２５′をマ
スクとしてリンを所定加速エネルギー、所定ドーズ農で
イオン注入し、熱処理を行なってＮ＋型ソース領域２９
を形成する（同図（ｄ）図示）。
ずフッ化アンモニウム系の薬液処理により露出したＣＶ
Ｄ１ｌ化１２５を１〜２分エツチングしてＣＶＤ酸化躾
パターン２５−を形成する。つづいて、ホトレジストパ
ターン２６をマスクとしてケミカルドライエツチング法
（ＣＤＥ法）により多結晶シリコン膜２４を数分間プラ
ズマエツチングしてゲート電極２７を形成する。この際
、ゲート酸化［１２３の一部もエツチングされる（同図
（Ｃ）図示）。つづいて、硫酸と過酸化水素とのｆｉ合
？１Ｉｆ（ＳＨ処１ｍりによりホトレジストパターン２
６を除去した後、ＣＶＤＲ化膜パターン２５′をマスク
としてエピタキシャル層２２にボロンを例えば加速エネ
ルギー３５ｋｅＶ、ドーズ農２Ｘ１０”ｃｍ’の条件で
イオン注入し、熱処理を行なってＰ型ベース領域２８を
形成する。つづいて、ＣＶＤ酸化膜パターン２５′をマ
スクとしてリンを所定加速エネルギー、所定ドーズ農で
イオン注入し、熱処理を行なってＮ＋型ソース領域２９
を形成する（同図（ｄ）図示）。
以下、フッ化アンモニウム系の薬液処理を１〜２分施し
、ＣＶＤＩ化膜パターン２５′を除去する。つづいて、
全面にｒａｍ絶縁膜としてＣＶＤＩ化膜を堆積した後、
コンタクトホールを開孔する。
、ＣＶＤＩ化膜パターン２５′を除去する。つづいて、
全面にｒａｍ絶縁膜としてＣＶＤＩ化膜を堆積した後、
コンタクトホールを開孔する。
次いで、ゲート配線、ソース電極及びドレイン電極を形
成してＭＯＳパワートランジスタを製造する。
成してＭＯＳパワートランジスタを製造する。
このような方法によれば、第１図（ｄ）の工程における
ボロンのイオン注入時にはホトレジストパターン２６は
完全に除去されているので、ゴミやレジストの破片が残
存するようなことはなく、ボロンイオンが確実にエピタ
キシャル層２に打ち込まれる。したがって、チャネル長
を精度よく制御することができ、安定した特性を得るこ
とができる。また、ゲート電極２７上にはＣＶＤ酸化膜
パターン２５′が存在しているので、イオンがゲート電
極２７及びその下のゲート酸化膜２３をつき抜けてエピ
タキシャルＩｉｉ！２２に打ち込まれることもないので
、高い信頼性を得ることができる。
ボロンのイオン注入時にはホトレジストパターン２６は
完全に除去されているので、ゴミやレジストの破片が残
存するようなことはなく、ボロンイオンが確実にエピタ
キシャル層２に打ち込まれる。したがって、チャネル長
を精度よく制御することができ、安定した特性を得るこ
とができる。また、ゲート電極２７上にはＣＶＤ酸化膜
パターン２５′が存在しているので、イオンがゲート電
極２７及びその下のゲート酸化膜２３をつき抜けてエピ
タキシャルＩｉｉ！２２に打ち込まれることもないので
、高い信頼性を得ることができる。
〔発明の効果〕
以上詳述した如く本発明の半導体装置の製造方法によれ
ば、チャネル長精度が向上して安定した特性及び高い信
頼性を有するパワートランジスタ等の半導体装置を高歩
留りで製造できるものである。
ば、チャネル長精度が向上して安定した特性及び高い信
頼性を有するパワートランジスタ等の半導体装置を高歩
留りで製造できるものである。
第１図（ａ）〜（ｄ）は本発明の実施例におけるＭＯＳ
パワートランジスタの製造方法を示す断面図、第２図は
ＭＯＳパワートランジスタの一例を一部断面で示す斜視
図、第３図は従来のＭＯＳパワートランジスタの製造方
法を示す断面図、第４図は第３図に示した方法の欠点を
示す断面図、第５図は同方法により製造されるＭＯＳパ
ワートランジスタの電圧−電流特性を示す線図、第６図
は従来の他のＭＯＳパワートランジスタの製造方法を示
す断面図である。 ２１・・・Ｎ＋型シリコン基板、２２・・・Ｎ型エピタ
キシャル層、２３・・・ゲート酸化膜、２４・・・多結
晶シリコン膜、２５・・・ＣｖＤ酸化躾、２５′・・・
ｃｖｏｒｔａ化膜パターン、２６・・・ホトレジストパ
ターン、２７・・・ゲート酸化膜、２８・・・Ｐ型ベー
ス領域、２９・・・Ｎ＋型ソース領域。
パワートランジスタの製造方法を示す断面図、第２図は
ＭＯＳパワートランジスタの一例を一部断面で示す斜視
図、第３図は従来のＭＯＳパワートランジスタの製造方
法を示す断面図、第４図は第３図に示した方法の欠点を
示す断面図、第５図は同方法により製造されるＭＯＳパ
ワートランジスタの電圧−電流特性を示す線図、第６図
は従来の他のＭＯＳパワートランジスタの製造方法を示
す断面図である。 ２１・・・Ｎ＋型シリコン基板、２２・・・Ｎ型エピタ
キシャル層、２３・・・ゲート酸化膜、２４・・・多結
晶シリコン膜、２５・・・ＣｖＤ酸化躾、２５′・・・
ｃｖｏｒｔａ化膜パターン、２６・・・ホトレジストパ
ターン、２７・・・ゲート酸化膜、２８・・・Ｐ型ベー
ス領域、２９・・・Ｎ＋型ソース領域。
Claims (1)
- 第１導電型の半導体基板表面にゲート絶縁膜を形成する
工程と、全面にゲート電極材料を堆積する工程と、全面
に絶縁膜を形成する工程と、該絶縁膜上にホトレジスト
パターンを形成する工程と、該ホトレジストパターンを
マスクとして前記絶縁膜及びゲート電極材料を順次エッ
チングしてゲート電極及びその上の絶縁膜パターンを形
成する工程と、前記ホトレジストパターンを除去した後
、前記絶縁膜パターンをマスクとして第２導電型の不純
物及び第１導電型の不純物をイオン注入する工程とを具
備したことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60149461A JPS629673A (ja) | 1985-07-08 | 1985-07-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60149461A JPS629673A (ja) | 1985-07-08 | 1985-07-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS629673A true JPS629673A (ja) | 1987-01-17 |
Family
ID=15475630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60149461A Pending JPS629673A (ja) | 1985-07-08 | 1985-07-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS629673A (ja) |
-
1985
- 1985-07-08 JP JP60149461A patent/JPS629673A/ja active Pending
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