JPS628945B2 - - Google Patents
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- JPS628945B2 JPS628945B2 JP54083742A JP8374279A JPS628945B2 JP S628945 B2 JPS628945 B2 JP S628945B2 JP 54083742 A JP54083742 A JP 54083742A JP 8374279 A JP8374279 A JP 8374279A JP S628945 B2 JPS628945 B2 JP S628945B2
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
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-
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- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
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- H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
本発明は、半導体素子などの電子部品素子の電
極と外部基板との電気的接続を得るために使用す
る基板への電気的接続用突起の製造方法に関す
る。
極と外部基板との電気的接続を得るために使用す
る基板への電気的接続用突起の製造方法に関す
る。
従来、たとえば第３図に示すような時計用のテ
ープキヤリア基板への電気的接続用突起の製造方
法としては、第１図に示す如く、導体層２０表面
にフオトレジスト３０塗布をする第１の工程(1)と
前記導体層２０裏面にフオトレジスト４塗布、露
光、現像、食刻からなる写真食刻をする第２の工
程(2)と前記導体層２０の表面に露光、現像からな
るパターニングをする第３の工程(3)と前記導体層
２０の裏面に保護レジスト６０を塗布する第４の
工程(4)と前記導体層２０表面の食刻をする第５の
工程(5)と第１の工程(1)で塗布したフオトレジスト
３０と第２の工程(2)で塗布したフオトレジスト４
と第４の工程(4)で塗布した保護レジスト６０を剥
離する第６の工程(6)により導体層２０の裏面に突
起２１を製造していた。しかしこの工程において
は、導体層２０表面へのフオトレジスト３０塗布
を第１の工程(1)でおこなう為、第２の工程(2)で
種々の処理装置を通す間に、前記フオトレジスト
３０が剥離され、次の第３の工程(3)の導体層２０
表面のパターニングにおいて、パターンがなくな
ることがあつた。又、第２の工程(2)の露光の時に
剥離されると露光機のメカ及び光学系の中へフオ
トレジスト３０が入りメカ及びパターニング等の
トラブルの原因ともなる。又、前記工程の食刻の
時に剥離されると剥離部が食刻されてしまう。
又、フオトレジスト（30）が食刻液に溶け込んで
食刻液能力の低下にも影響する。又、表面はパタ
ーニング前ではあるが、現像液中を通すため、フ
オトレジスト３０が溶け出し厚みが薄くなり良好
なパターンを作る上で、厚みのコントロールが困
難となる。本発明はかかる欠点を除去するために
なされたものである。
ープキヤリア基板への電気的接続用突起の製造方
法としては、第１図に示す如く、導体層２０表面
にフオトレジスト３０塗布をする第１の工程(1)と
前記導体層２０裏面にフオトレジスト４塗布、露
光、現像、食刻からなる写真食刻をする第２の工
程(2)と前記導体層２０の表面に露光、現像からな
るパターニングをする第３の工程(3)と前記導体層
２０の裏面に保護レジスト６０を塗布する第４の
工程(4)と前記導体層２０表面の食刻をする第５の
工程(5)と第１の工程(1)で塗布したフオトレジスト
３０と第２の工程(2)で塗布したフオトレジスト４
と第４の工程(4)で塗布した保護レジスト６０を剥
離する第６の工程(6)により導体層２０の裏面に突
起２１を製造していた。しかしこの工程において
は、導体層２０表面へのフオトレジスト３０塗布
を第１の工程(1)でおこなう為、第２の工程(2)で
種々の処理装置を通す間に、前記フオトレジスト
３０が剥離され、次の第３の工程(3)の導体層２０
表面のパターニングにおいて、パターンがなくな
ることがあつた。又、第２の工程(2)の露光の時に
剥離されると露光機のメカ及び光学系の中へフオ
トレジスト３０が入りメカ及びパターニング等の
トラブルの原因ともなる。又、前記工程の食刻の
時に剥離されると剥離部が食刻されてしまう。
又、フオトレジスト（30）が食刻液に溶け込んで
食刻液能力の低下にも影響する。又、表面はパタ
ーニング前ではあるが、現像液中を通すため、フ
オトレジスト３０が溶け出し厚みが薄くなり良好
なパターンを作る上で、厚みのコントロールが困
難となる。本発明はかかる欠点を除去するために
なされたものである。
本発明の一実施例を第２図について説明すると
(1)は導体層２０裏面にポジタイプフオトレジスト
４塗布、露光、現像からなるパターニングをする
第１の工程である。４はパターニングにより残さ
れたポジタイプフオトレジストの突起部レジスト
パターンである。絶縁層１の厚み分クリアランス
のある導体層２０裏面へのポジタイプフオトレジ
スト塗布は、第５図に示すようなスプレーを基板
に対しほぼ垂直に取付け、噴射には窒素ガスを用
い、圧力0.5〜1.5Kg／cm2、塗布時間0.3〜１秒で行
なつている。この場合レジスト粘度は50cp以下
が望ましい。９はスプレー、１０は窒素ガス、３
３はフオトレジストである。露光は１／１プロジ
エクシヨン露光法により、現像は希釈アルカリ溶
液を用い数分間デイツピングさせておこなつてい
る。(2)は、導体層２０表面にポジタイプフオトレ
ジスト３０を塗布する第２の工程である。導体層
２０表面は、凹凸のない平らな面である為、第６
図に示すようなロールコーターを用い前記レジス
ト３０の塗布を行なつている。１１は押付ローラ
ー、１２はテープキヤリア基板、１３は転写ロー
ラー、１４は基板搬送用ローラー、３４はフオト
レジスト、１９は基板送り方向である。(3)は、導
体層２０裏面の食刻をする第３の工程である。こ
の工程では、導体層２０裏面より、導体層２０の
厚みの半分程度を食刻により取り除く。第１の工
程(1)において残されたポジタイプフオトレジスト
４の部分は食刻されず残り、この部分が突起２１
となる。食刻は、30〜70℃位に加熱した過酸化水
素と硫酸を主成分とする化学研摩液或いは塩化第
２鉄液の入つた槽を用い、デイツピングによりお
こなう。シヤワーにより食刻をおこなつた場合
は、食刻量のコントロールがむずかしく、導体層
２を半分程度均一に食刻するということが困難で
ある。又、できあがつた突起２１を第４図のごと
く電気部品素子の電極との間で位置出しをし熱圧
着する場合、突起２１部の形状がサイドエツヂに
より先細となつている方が位置が出しやすいた
め、デイツピングによりサイドエツヂを多くする
ようにしてある。(4)は、導体層２０表面に露光、
現像からなるパターニングをする第４の工程であ
る。第１の工程(1)で行なつたと同様の露光、現像
方法により回路パターンレジスト３１の形成をす
る。(5)は、次の工程(6)で導体層２０裏面が食刻さ
れない為の保護レジスト６０のコーテイングの第
５の工程である。保護レジストとしては、ポジタ
イプフオトレジスト、エツチングレジスト等を用
いる。塗布方法は、第７図に示すようなスキージ
方法、第５図に示すようなスプレー方法等によ
る。３５はフオトレジスト、１５は滴下装置、１
６はスキージ、１７はテープキヤリア基板、１８
は送りローラー、１９は基板送り方向、１６０は
ナイフエツヂ状ゴムのスキージ、１６１は多孔質
ゴムのスキージ、１６２はゴムローラーのスキー
ジ、１６３はエアーナイフによるスキージ、１０
０は窒素ガスである。
(1)は導体層２０裏面にポジタイプフオトレジスト
４塗布、露光、現像からなるパターニングをする
第１の工程である。４はパターニングにより残さ
れたポジタイプフオトレジストの突起部レジスト
パターンである。絶縁層１の厚み分クリアランス
のある導体層２０裏面へのポジタイプフオトレジ
スト塗布は、第５図に示すようなスプレーを基板
に対しほぼ垂直に取付け、噴射には窒素ガスを用
い、圧力0.5〜1.5Kg／cm2、塗布時間0.3〜１秒で行
なつている。この場合レジスト粘度は50cp以下
が望ましい。９はスプレー、１０は窒素ガス、３
３はフオトレジストである。露光は１／１プロジ
エクシヨン露光法により、現像は希釈アルカリ溶
液を用い数分間デイツピングさせておこなつてい
る。(2)は、導体層２０表面にポジタイプフオトレ
ジスト３０を塗布する第２の工程である。導体層
２０表面は、凹凸のない平らな面である為、第６
図に示すようなロールコーターを用い前記レジス
ト３０の塗布を行なつている。１１は押付ローラ
ー、１２はテープキヤリア基板、１３は転写ロー
ラー、１４は基板搬送用ローラー、３４はフオト
レジスト、１９は基板送り方向である。(3)は、導
体層２０裏面の食刻をする第３の工程である。こ
の工程では、導体層２０裏面より、導体層２０の
厚みの半分程度を食刻により取り除く。第１の工
程(1)において残されたポジタイプフオトレジスト
４の部分は食刻されず残り、この部分が突起２１
となる。食刻は、30〜70℃位に加熱した過酸化水
素と硫酸を主成分とする化学研摩液或いは塩化第
２鉄液の入つた槽を用い、デイツピングによりお
こなう。シヤワーにより食刻をおこなつた場合
は、食刻量のコントロールがむずかしく、導体層
２を半分程度均一に食刻するということが困難で
ある。又、できあがつた突起２１を第４図のごと
く電気部品素子の電極との間で位置出しをし熱圧
着する場合、突起２１部の形状がサイドエツヂに
より先細となつている方が位置が出しやすいた
め、デイツピングによりサイドエツヂを多くする
ようにしてある。(4)は、導体層２０表面に露光、
現像からなるパターニングをする第４の工程であ
る。第１の工程(1)で行なつたと同様の露光、現像
方法により回路パターンレジスト３１の形成をす
る。(5)は、次の工程(6)で導体層２０裏面が食刻さ
れない為の保護レジスト６０のコーテイングの第
５の工程である。保護レジストとしては、ポジタ
イプフオトレジスト、エツチングレジスト等を用
いる。塗布方法は、第７図に示すようなスキージ
方法、第５図に示すようなスプレー方法等によ
る。３５はフオトレジスト、１５は滴下装置、１
６はスキージ、１７はテープキヤリア基板、１８
は送りローラー、１９は基板送り方向、１６０は
ナイフエツヂ状ゴムのスキージ、１６１は多孔質
ゴムのスキージ、１６２はゴムローラーのスキー
ジ、１６３はエアーナイフによるスキージ、１０
０は窒素ガスである。
(6)は、導体層２０表面の食刻をする第６の工程
である。食刻液は30〜70℃位に加熱した塩化第２
鉄液を用い、スプレーを用いたシヤワー槽により
行なう。第３図(1)に示すような表面パターン形成
では、食刻量が多い上、食刻スピードを速める
為、又、サイドエツヂを少なくする為にシヤワー
により行なう。(7)は、第１、２、５行程で塗布さ
れたポジタイプフオトレジスト、保護レジストの
剥離を行なう第７の工程である。
である。食刻液は30〜70℃位に加熱した塩化第２
鉄液を用い、スプレーを用いたシヤワー槽により
行なう。第３図(1)に示すような表面パターン形成
では、食刻量が多い上、食刻スピードを速める
為、又、サイドエツヂを少なくする為にシヤワー
により行なう。(7)は、第１、２、５行程で塗布さ
れたポジタイプフオトレジスト、保護レジストの
剥離を行なう第７の工程である。
以上の工程により作られた電気的接続用突起の
ついた接続用端子の形成されたテープキヤリアに
図示しないAuメツキ等の所定工程を加え、第４
図に示す如く、半導体素子の電極との間で位置出
しをし、熱圧着をすれば、半導体素子と外部基板
との電気的接続ができる。
ついた接続用端子の形成されたテープキヤリアに
図示しないAuメツキ等の所定工程を加え、第４
図に示す如く、半導体素子の電極との間で位置出
しをし、熱圧着をすれば、半導体素子と外部基板
との電気的接続ができる。
このような工程によりテープキヤリア基板へ電
気的接続用突起を形成することにより、表面フオ
トレジストの剥離がなくなる。その為、パターン
歩留まりが向上する。更に処理液の劣化による維
持管理の手間が省ける。
気的接続用突起を形成することにより、表面フオ
トレジストの剥離がなくなる。その為、パターン
歩留まりが向上する。更に処理液の劣化による維
持管理の手間が省ける。
以上の説明においては、電子部品素子として、
半導体素子について説明したが、能動素子ばかり
でなく、抵抗、コンデンサ等の受動素子に応用す
ることもできる。又、時計用のテープキヤリア基
板への製造方法として説明したが、電卓、カメラ
等で使つているプリント基板等に応用することも
できる。又、導体層裏面へのポジタイプフオトレ
ジストの塗布方法としてスプレーを用いて行なつ
たと説明したが、第６図に示すようなロールコー
ター、第７図に示すようなスキージ方法等により
行なうこともできる。又、スプレーを用いて塗布
する場合の条件として、角度、窒素圧力、塗布時
間、レジスト粘度について説明したが、これは使
用レジストの種類により異なるものであり、この
条件に限定されるものではない。又、裏面の食刻
を導体層厚みの半分程度すると説明したが、これ
は、導体層厚み、相手の部品等により異なるもの
であり、この食刻量に限定されるものではない。
半導体素子について説明したが、能動素子ばかり
でなく、抵抗、コンデンサ等の受動素子に応用す
ることもできる。又、時計用のテープキヤリア基
板への製造方法として説明したが、電卓、カメラ
等で使つているプリント基板等に応用することも
できる。又、導体層裏面へのポジタイプフオトレ
ジストの塗布方法としてスプレーを用いて行なつ
たと説明したが、第６図に示すようなロールコー
ター、第７図に示すようなスキージ方法等により
行なうこともできる。又、スプレーを用いて塗布
する場合の条件として、角度、窒素圧力、塗布時
間、レジスト粘度について説明したが、これは使
用レジストの種類により異なるものであり、この
条件に限定されるものではない。又、裏面の食刻
を導体層厚みの半分程度すると説明したが、これ
は、導体層厚み、相手の部品等により異なるもの
であり、この食刻量に限定されるものではない。
以上の如く、本発明によれば、表面フオトレジ
スト塗布工程を裏面パターニング工程の後で行な
うことにより、つまり第１の工程で導体層裏面に
フオトレジストをパターニングしてから第２工程
で導体層の表面にフオトレジストを塗布し、第３
工程の導体層裏面を食刻してから、第４工程とし
て導体層表側のフオトレジストをパターニングす
るから、第１工程と第２工程の順序を逆とする場
合に比べ導体層の表面にフオトレジストを塗布し
てからその表面パターニングまでの工程が減り表
面フオトレジストの剥離がなくなり、それが原因
となつていた表面パターニング、露光機、食刻液
能力等のトラブルが解消され、テープキヤリア基
板製造工程の歩留りが向上する。
スト塗布工程を裏面パターニング工程の後で行な
うことにより、つまり第１の工程で導体層裏面に
フオトレジストをパターニングしてから第２工程
で導体層の表面にフオトレジストを塗布し、第３
工程の導体層裏面を食刻してから、第４工程とし
て導体層表側のフオトレジストをパターニングす
るから、第１工程と第２工程の順序を逆とする場
合に比べ導体層の表面にフオトレジストを塗布し
てからその表面パターニングまでの工程が減り表
面フオトレジストの剥離がなくなり、それが原因
となつていた表面パターニング、露光機、食刻液
能力等のトラブルが解消され、テープキヤリア基
板製造工程の歩留りが向上する。
第１図は従来のテープキヤリア基板への電気的
接続用突起製造方法を示す工程図。第２図は本発
明による突起製造方法の一実施例を示す工程図。
第３図は、本発明の応用の一実施例を示す時計用
テープキヤリア基板の説明図で、(1)は表面図、(2)
は裏面図。第４図は、本発明により形成された突
起と半導体素子の圧着状態説明図。第５図は、本
発明で裏面フオトレジスト塗布に使用したスプレ
ーの説明図。第６図は、ロールコーター概念図。
第７図は、裏面フオトレジスト塗布方法の他の実
施例の説明図である。 １……絶縁層、２０……導体層、２１……突
起、２２……接続用端子、３０……フオトレジス
ト、４，３１……フオトレジストパターン、５…
…スプロケツトホール、６０……保護レジスト、
７……半導体素子の電極、８……半導体素子。
接続用突起製造方法を示す工程図。第２図は本発
明による突起製造方法の一実施例を示す工程図。
第３図は、本発明の応用の一実施例を示す時計用
テープキヤリア基板の説明図で、(1)は表面図、(2)
は裏面図。第４図は、本発明により形成された突
起と半導体素子の圧着状態説明図。第５図は、本
発明で裏面フオトレジスト塗布に使用したスプレ
ーの説明図。第６図は、ロールコーター概念図。
第７図は、裏面フオトレジスト塗布方法の他の実
施例の説明図である。 １……絶縁層、２０……導体層、２１……突
起、２２……接続用端子、３０……フオトレジス
ト、４，３１……フオトレジストパターン、５…
…スプロケツトホール、６０……保護レジスト、
７……半導体素子の電極、８……半導体素子。
Claims (1)
- １ 電子部品素子の入る開孔部を有する樹脂材で
構成された絶縁層と前記開孔部を覆うように前記
絶縁層上に被着された銅等の金属箔からなる導体
層とを具備した基板における電子部品素子の電極
と接続される前記導体層への突起製造方法におい
て前記導体層裏面にフオトレジスト塗布、露光、
現像からなるパターニングをする第１の工程と、
前記導体層表面にフオトレジスト塗布をする第２
の工程と、前記導体層裏面の食刻をする第３の工
程と、前記導体層表面に露光、現像からなるパタ
ーニングをする第４の工程と、前記導体層裏面に
保護レジストを塗布する第５の工程と、前記導体
層表面の食刻をする第６の工程と、前記導体層
表、裏面のフオトレジスト及び保護レジストを剥
離する第７の工程を有することを特徴とする基板
導体層への突起製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8374279A JPS568834A (en) | 1979-07-02 | 1979-07-02 | Manufacture of projection for substrate conductor layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8374279A JPS568834A (en) | 1979-07-02 | 1979-07-02 | Manufacture of projection for substrate conductor layer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS568834A JPS568834A (en) | 1981-01-29 |
| JPS628945B2 true JPS628945B2 (ja) | 1987-02-25 |
Family
ID=13810970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8374279A Granted JPS568834A (en) | 1979-07-02 | 1979-07-02 | Manufacture of projection for substrate conductor layer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS568834A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57204157A (en) * | 1981-06-11 | 1982-12-14 | Shindo Denshi Kogyo Kk | Manufacture of wiring section for mounting chip |
| JPS57204158A (en) * | 1981-06-11 | 1982-12-14 | Shindo Denshi Kogyo Kk | Manufacture of wiring section for mounting chip |
| EP1230969A1 (en) | 1999-09-24 | 2002-08-14 | Nasa Auto | Exhaust gas cleaner |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS546775A (en) * | 1977-06-17 | 1979-01-19 | Nec Corp | Semiconductor device featuring stepped electrode structure |
-
1979
- 1979-07-02 JP JP8374279A patent/JPS568834A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS546775A (en) * | 1977-06-17 | 1979-01-19 | Nec Corp | Semiconductor device featuring stepped electrode structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS568834A (en) | 1981-01-29 |
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