JPS6286951A - 同期式デ−タ伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は送信データを外部クロックに同期させて伝送
する同期式データ伝送装置に関する。

〔従来の技術〕

第３図は従来の同期式データ伝送装置を示すブロック接
続図であシ、図において、１は送信回路、２は伝送ライ
ン５によシ送信回路１と結ばれた受信回路、３はデータ
検出回路、４は受信回路２からの出力の立上多信号を受
けて受信クロックをカウントし、４クロツク目を含め、
それ以上のクロックを受信同期クロックとするカウンタ
回路、Ａは送信回路１！／ｃ入力される送信データ、Ｂ
は送信回路１に入力される送信データに加算される送信
クロックである。

次に動作について説明する。

第４図は第３図のブロック各部の信号波形図であシ、以
下、これを見ながら順次説明する。まず、送信回路１に
は、第４図に示す送信データＡが入力されている。一方
、この送信回路１には送信クロックＢも入力されておシ
、送信回路１ではこれらの２つの信号Ａ、Ｂの論理和演
算をして、伝送ライン５上に信号Ｘとして受信回路２に
供給する。

受信回路２では伝送ライン５上にある信号Ｘを検出し、
これをカウンタ回路４に入力している。カウンタ回路４
では、信号Ｘの立上シで回路の初期化を行うとともに、
第４図に示す受信クロックＣの計数を開始し、受信クロ
ックＣの４クロツク目を含めて、それ以上のクロックを
受信同期クロックとして、データ検出回路３に入力する
。データ検出回路３には受信回路２から信号Ｘが入力さ
れており、カウンタ回路４から入力されるクロックＣの
立上シのたびに入力されてくる信号Ｘのレベル１または
レベルＯをチェックし、その結果を第４図に示すような
受信データＤとして出力する。

この結果送信データＡを少し遅らせた信号と同様のもの
を再生することができる。

〔発明が解決しようとする問題点〕

従来の同期式データ伝送装置は以上のように構成されて
いるので、送信データの立上りを検出し、この検出信号
を利用してカウンタ回路４に入力した受信クロックＣを
受信データのレベル１またはレベルＯの検出用クロック
として使用しなければならず、したがって、検出する信
号をディジタル信号の”１“または０１の時間的変化で
表現されるデータ量が少ないほか、大量のデータを送る
ために送信データのパルス数を多くすると、伝送に多く
の時間を要し、データ伝送速度の迅速化に逆行するなど
の問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、送信データをレベルが異なるパルス信号とし
て処理することによシ、一度に、大量のデータを伝送で
きる同期式データ伝送装置を得ることを目的とする。

〔問題点を解決するための手段」 この発明にかかる同期式データ伝送装６２は、送信デー
タを送信制御回路において外部の送信クロックに同期さ
せ、この同期を行った送信データをディジタル−アナロ
グ変換器でアナログのレベル変化パルス信号に変換し、
このレベル変化パルス信号のレベル変化の有無を受信検
出回路によって検出し、さらに上記レベル変化パルス信
号をアナログ−ディジタル変換器によりディジタル化し
、上記受信検出回路の出力レベルに応じて、データ検出
回路において、上記ディジタル化した送信データを再生
するような構成としたものである０〔作　用〕 この発明におけるディジタル−アナログ変換器は、送信
データをアナログ化することで、表現できるデータの幅
（量）を広げ、アナログ化したパルスのレベルが変化す
る信号として受信回路で受信でき、この信号を受信クロ
ックに同期させながらアナログ−ディジタル変換器によ
シ復調することにより、上記レベルの変化をもディジタ
ル化した多くの伝送データを伝送しうるように作用する
。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図において、１ａは送信用のディジタル−アナログ
変換器、１ｂはディジタル−アナログ変換器１ａのデー
タ入力を制御する送信制御回路であり、ディジタル−ア
ナログ変換器１ａは送信制御回路１ｂの出力状態に応じ
たアナログ出力を伝送ライン５へ出力する。２ａは伝送
ライン５のアナログ信号をアナログ−ディジタル変換す
る受は用のアナログ−ディジタル変換器、２ｂはアナロ
グ−ディジタル変換器２ａの出力レベルの有無を検出す
る受信検出回路で、アナログ−ディジタル変換器２ａは
伝送ライン５を介して受信しているアナログ信号に応じ
たディジタルデータを、データ検出回路３に入力してい
る。データ検出回路３は受信検出回路２ｂが出力する上
記レベルの有無を示す受信検出出力がハイレベルのとき
だけ、８ビツトの受信データＤｏ　＝　０７を出力する
。

次に動作について説明する。

いま、Ａｏ　−Ａ７を時間とともに４→０→２→０→３
→０のように順次変化する８ビツトの送信データとする
と、これが送信制御回路１ｂに入力される。また、送信
クロックＢも第２図に示すように送信制御回路１ｂに入
力される。この送信制御回路１ｂは送信データＡｏ　−
Ａ７およびクロックＢにもとづいて処理した信号を、デ
ィジタル−アナログ変換器１ａに入力し、これが上記処
理結果を、第２図に示す信号Ｘとして信号ライン５に送
出する。

この場合において、信号Ａｏ　＝　ＡｙがＯのときも、
信号Ｘは０に応じた所定レベルのアナログ出力となって
いる。すなわち、第２図に示すように、レベルが破線で
示すように変化する信号Ｘとなっており、このレベルの
違いが特定のデータを表現するものとなっている。

また、受信検出回路２ｂには信号Ｘが伝送ライン５を通
して入力されており、上記レベルの有無の検出結果を受
信検出出力Ｚとして出力し、これをデータ検出回路３に
入力している。

また、アナログ−ディジタル変換器２ａは伝送ライン５
上の信号Ｘに応じたアナログ出力をデータ検出回路３に
入力しており、データ検出回路３は受信検出回路２ｂの
出力Ｚがハイレベルのときだけ、ディジタル−アナログ
変換出力を８ビツトの受信データＤｏ　＝　Ｄ７として
出力するため、第２図に示すようなパターンとなυ、送
信用ディジタル−アナログ変換器１ａに入力した信号Ａ
ｏ　＝　ＡＴと同等のデータを再生することができる。

なお、上記実施例では８ビツト送信データＡｏ〜Ａ７を
ＢＣＤの信号として処理したが、２進や１ｏ進のデータ
として処理することもできる。また、単なるアナログ信
号データとして処理することもでき、この場合には、送
信制御回路１ｂをアナログスイッチとし、送信クロック
Ｂをアナログスイッチのオン・オフ制御信号にするとと
もに、ディジタル−アナログ変換器１ａを単にアナログ
アンプとすればよい。

〔発明の効果〕

以上のように、この発明によれば、ディジタルビットデ
ータとして入力される送信データを、ディジタル−アナ
ログ変換器とアナログ−ディジタル変換器を用いて、ア
ナログのレベル変化ニよるパルス伝送およびディジタル
信号処理を行うように構成したので、その１パルスのも
つデータ量ヲ増加でき、データ伝送速度を高速化するこ
となく、同期式で多くのデータを伝送することが可能に
なるものが得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による同期式データ伝送装
置を示すブロック接続図、第２図は第１図に示すブロッ
ク各部の信号波形図、第３図は従来の同期式データ伝送
装置を示すブロック接続図、第４図は同じくブロック各
部の信号波形図である。 １ａはディジタル−アナログ変換器、１ｂは送信制御回
路、２ａはアナログ−ディジタル変換器、２ｂは受信検
出回路、３はデータ検出回路。 なお、図中、同一符号は同一、または相描部分を示す。

Claims (1)

【特許請求の範囲】
1. 送信データを外部の送信クロックに同期させる送信制御
   回路と、この送信制御回路が出力する送信データを、ア
   ナログのレベル変化パルス信号にするディジタル−アナ
   ログ変換器と、このディジタル−アナログ変換器が出力
   する上記送信データのレベル変化の有無を検出する受信
   検出回路と、上記ディジタル−アナログ変換器が出力す
   る送信データをディジタル信号に変換するアナログ−デ
   ィジタル変換器と、上記受信検出回路の出力レベルに応
   じて上記アナログ−ディジタル変換器の出力を送信デー
   タとして再生出力するデータ検出回路とを備えた同期式
   データ伝送装置。