JPS628545A - 高密度リ−ドフレ−ム - Google Patents
高密度リ−ドフレ−ムInfo
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- JPS628545A JPS628545A JP14654385A JP14654385A JPS628545A JP S628545 A JPS628545 A JP S628545A JP 14654385 A JP14654385 A JP 14654385A JP 14654385 A JP14654385 A JP 14654385A JP S628545 A JPS628545 A JP S628545A
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- JP
- Japan
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- lead frame
- lead
- pitch
- density
- inner lead
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体／Ｃ，％にプラスチックモールドｔＣに
ワイヤボンディングによシミ気的に接続された高密度リ
ードフレームに関するものである。
ワイヤボンディングによシミ気的に接続された高密度リ
ードフレームに関するものである。
近年、半導体ＩＣは高集積および大規模化の傾向にある
から、端子数が増加してきていることは公知である。こ
のためプラスチックモールドＩＣでは、半導体の端子と
リードフレームの接続部との距離が増大し、ワイヤボン
ディングによる電気的接続が困難になってきている。
から、端子数が増加してきていることは公知である。こ
のためプラスチックモールドＩＣでは、半導体の端子と
リードフレームの接続部との距離が増大し、ワイヤボン
ディングによる電気的接続が困難になってきている。
そこで、従来の装置は第５図（特開昭５６−４８１６１
号公報）に示すように、半導体素子５搭載用リードフレ
ームにおいて、方形のアイジントロの周辺に配置する内
部リード８の先端を、 ′同一線上に並置せず
に所定の間隔を保って設置することによシ、半導体素子
５の電極７と内部リード８とを連結する金属ワイヤ９の
接触事故を防止するように構成されている。
号公報）に示すように、半導体素子５搭載用リードフレ
ームにおいて、方形のアイジントロの周辺に配置する内
部リード８の先端を、 ′同一線上に並置せず
に所定の間隔を保って設置することによシ、半導体素子
５の電極７と内部リード８とを連結する金属ワイヤ９の
接触事故を防止するように構成されている。
ところが、前記端子数の増大に対処するため該端子形成
には第６図に示すように、フォトエツチングを用いる方
法がある。該方法は第６図（α）に示すようＫ、リード
材１０にフォトレジスト１１を塗布して片面にパターン
を形成し、エツチングによシ第６図＜ｈ＞に示すように
リード１２を形成する。
には第６図に示すように、フォトエツチングを用いる方
法がある。該方法は第６図（α）に示すようＫ、リード
材１０にフォトレジスト１１を塗布して片面にパターン
を形成し、エツチングによシ第６図＜ｈ＞に示すように
リード１２を形成する。
この場合、サイドエッチｄが発生し、該サイドエッチｄ
は板厚−の増加に伴りて増加するため、リードピッチＰ
は板厚ｔによシ制限される。
は板厚−の増加に伴りて増加するため、リードピッチＰ
は板厚ｔによシ制限される。
しかも、該ピッチＰはは′１″ｐ＞２ｔとなるから効果
が小さい。
が小さい。
また、リード形成をプレス成形により行う場合、プレス
型の強度の関係から板厚が厚い際、形成されるリードの
ピッチＰは制限されるので端子密度を高めることが不可
能である。
型の強度の関係から板厚が厚い際、形成されるリードの
ピッチＰは制限されるので端子密度を高めることが不可
能である。
上記のようにリードフレームのピッチＰは板厚ｔに比例
するので、該ピッチＰを／：、さくするためには、板厚
ｔを薄肉にする必要がある。ところが、リードフレーム
全体の板厚を薄肉にした際には、該フレームの剛性が減
少するため、ハンドリングの面で非常に不利である。
するので、該ピッチＰを／：、さくするためには、板厚
ｔを薄肉にする必要がある。ところが、リードフレーム
全体の板厚を薄肉にした際には、該フレームの剛性が減
少するため、ハンドリングの面で非常に不利である。
本発明は上記のような従来技術の問題点を解消し、内部
リードの端子密度およびモールド性を向上させることが
できる高密度リードフレームを提供することを目的とす
るものである。
リードの端子密度およびモールド性を向上させることが
できる高密度リードフレームを提供することを目的とす
るものである。
〔発明の概要〕
本発明は上記目的を達成するために、半導体ＩＣにワイ
ヤボンディングにより電気的に接続されたリードフレー
ムにおいて、該リードフレームに積層材を用いると共に
、該積層材の先端接続部を段階的に薄肉厚に形成したこ
とを特徴とする。
ヤボンディングにより電気的に接続されたリードフレー
ムにおいて、該リードフレームに積層材を用いると共に
、該積層材の先端接続部を段階的に薄肉厚に形成したこ
とを特徴とする。
以下、本発明の一実施例を図面について説明する。
第１図および第２図は本実施例の部分断面図および部分
平面図である。同図において、１はリードフレームを構
成する積層材で、該積層材１の先端部、すなわち内部リ
ード１Ａは段階的に薄肉厚に形成されている。このため
内部リード１ＡノヒツチＰ２は、従来のリードフレーム
のピッチＰ１０半分となるから、端子密度を２倍に高め
ることが可能である。また、半導体素子電極（図示せず
）と内部リード１Ａとの距離を短かくすることができる
ため、モールド時をはじめ稲穂の条件に対して有利とな
る。
平面図である。同図において、１はリードフレームを構
成する積層材で、該積層材１の先端部、すなわち内部リ
ード１Ａは段階的に薄肉厚に形成されている。このため
内部リード１ＡノヒツチＰ２は、従来のリードフレーム
のピッチＰ１０半分となるから、端子密度を２倍に高め
ることが可能である。また、半導体素子電極（図示せず
）と内部リード１Ａとの距離を短かくすることができる
ため、モールド時をはじめ稲穂の条件に対して有利とな
る。
上記リードフレームの製造方法は第３図に示すとおりで
ある。すなわち第３図（α）に示すように積層材の片方
が、内部リード領域のみプレスまたはエツチングにより
窓開けされる。ついで同（Ａ） Ｋ示すように積層した
後、同（１）に示すような形状にリードフレーム１の全
体が形成される。
ある。すなわち第３図（α）に示すように積層材の片方
が、内部リード領域のみプレスまたはエツチングにより
窓開けされる。ついで同（Ａ） Ｋ示すように積層した
後、同（１）に示すような形状にリードフレーム１の全
体が形成される。
第４図は上記のようにして製造されたリードフレーム１
を用いた実装体の部分断面図であシリードフレームアイ
ランド部２上に設置された半導体素子３と内部リード１
Ａとは、通常のワイヤボンディングによシワイヤ４を介
して電気的Ｋ、かつ高密度に接続されている。
を用いた実装体の部分断面図であシリードフレームアイ
ランド部２上に設置された半導体素子３と内部リード１
Ａとは、通常のワイヤボンディングによシワイヤ４を介
して電気的Ｋ、かつ高密度に接続されている。
本実施例によれば、内部リード部分だけを薄肉厚に形成
することにより、リードフレームの剛性を保持したまま
内部リードのピッチを小さくし、端子の高密度化をはか
ることができる。
することにより、リードフレームの剛性を保持したまま
内部リードのピッチを小さくし、端子の高密度化をはか
ることができる。
以上説明したように、本発明によれば、内部リードの端
子密度を大幅に向上させ、かつ半導体素子電極と内部リ
ードとのワイヤボンディング距離を短縮することにより
、半導体の大規模化と高集積化をはかシ、組立時の歩留
りおよびパッケージの信頼性を向上させることができる
。
子密度を大幅に向上させ、かつ半導体素子電極と内部リ
ードとのワイヤボンディング距離を短縮することにより
、半導体の大規模化と高集積化をはかシ、組立時の歩留
りおよびパッケージの信頼性を向上させることができる
。
第１図および第２図は本発明の高密度リードフレームの
一実施例を示す部分断面図および同部分平面図、第３図
（α）〜（１）は同実施例（高密度リードフレーム）の
製造方法の工程を示す説明図、第４図は本発明による実
装体を示す部分断面図、第５図は従来のリードフレーム
の部分平面図、第６図（α）（ｂ）は従来のリード形成
方法の工程を示す説明図である。
一実施例を示す部分断面図および同部分平面図、第３図
（α）〜（１）は同実施例（高密度リードフレーム）の
製造方法の工程を示す説明図、第４図は本発明による実
装体を示す部分断面図、第５図は従来のリードフレーム
の部分平面図、第６図（α）（ｂ）は従来のリード形成
方法の工程を示す説明図である。
Claims (1)
- 半導体ＩＣにワイヤボンディングにより電気的に接続さ
れたリードフレームにおいて、該リードフレームに積層
材を用いると共に、該積層材の先端接続部を段階的に薄
肉厚に形成したことを特徴とする高密度リードフレーム
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14654385A JPS628545A (ja) | 1985-07-05 | 1985-07-05 | 高密度リ−ドフレ−ム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14654385A JPS628545A (ja) | 1985-07-05 | 1985-07-05 | 高密度リ−ドフレ−ム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS628545A true JPS628545A (ja) | 1987-01-16 |
Family
ID=15410030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14654385A Pending JPS628545A (ja) | 1985-07-05 | 1985-07-05 | 高密度リ−ドフレ−ム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS628545A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0325252U (ja) * | 1989-07-21 | 1991-03-15 |
-
1985
- 1985-07-05 JP JP14654385A patent/JPS628545A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0325252U (ja) * | 1989-07-21 | 1991-03-15 |
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