JPS6284492A - 固体メモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は双安定再生形固体メモリセルに関する。

特に放射線に起因する混乱からメモリセルの論理状態を
保護するために冗長素子が採用されたメモリセルに関す
る。

〔従来の技術〕

第１図は、従来の双安定再生形固体メモリセルである。

ＲＡＭは一義的に書込まれあるいは読出されるこれらメ
モリセルのマトリクスで構成される。

α粒子や宇宙線のような放射線は、メモリセル内に侵入
するとメモリセルに過渡電流を発生する。

この過渡電流は、トランジスタノードの電流や電圧を変
化させることにより双安定回路をトリガーし、メモリセ
ルの論理状態を切換えさせることがある。

バイポーラメモリセルにおいては、このような放射線に
起因する混乱の原因は、主として、＋１１ＯＦＦ）ラン
ジスタのコレクタノードがアースに短絡されること、お
よび１２）ＯＦＦ）ランジスタのベースノードがコレク
タノードに短絡されること、によりＯＦＦ　トランジス
タがＯＮに切換えられることである。

上記（１）のメカニズムは、宇宙線環境下の単一事象混
乱（Ｓｉｎｇｌｅ　Ｅｖｅｎｔ　Ｕｐｓｅｔ　：以下Ｓ
　Ｅ　ｔＪと略記する。）の有力な原因である。電荷集
中量と回路混乱しきい値に若干の相異があるが、このメ
カニズムは、ＮＭＯ３／ＳｉやＣＭＯ３／Ｓｉのような
他の半導体技術にも見出される。

上記（２）のメカニズムは、バイポーラデバイスのみに
見出される。この場合にはデバイスと基板の間ではなく
、デバイス自体内に寄生電流回路が形成される。上記（
２）のメカニズムは、高ＬＥＴ値（ＬＥＴは１ｉｎｅａ
ｒ　ｅｎｅｒｇｙ　ｔｒａｎｓｆｅｒの略で、放射線に
より半導体内に蓄積されるエネルギー量をいう。）で混
乱を惹き起す恐れがある混乱電荷のより少量に関連する
。もし、上記＋１１の混乱メカニズムが完全に排除され
たとして、上記（２）の混乱メカニズムは誤り率ＩＥ−
７（すなわちｌ　Ｘ　ｌ　Ｏ−’）エラー／ビット−日
をなお生じさせると推定される。

ＳＥＵに対してバイポーラ回路を強化する種々の方法が
提案されて来た。

しかし、これらの方法は全て、上記（１１の混乱メカニ
ズムにのみねらいを定めている。これらの方法は、コレ
クタが基板と電気的接触をしないようにするか、コレク
タノードの注入される電荷を減少させるかのいずれかで
ある。その他の方法では、コレクタを基板から完全に分
離する誘電体分離が最も効果的である。

上記（２）の混乱メカニズム、すなわちＳＥＵにより誘
発されるコレクターベース間短絡、を排除することは、
一層困難である。

通常のデバイス電流からＳＥＵ電流を区別するためにパ
ルス立上り時間を用いることができる。

これは、クロス−カップル形抵抗あるいは追加容量によ
るＣＭＯ３強化策の基本である。しかし、この方法は、
バイポーラ回路のスピードを非常に低下させてしまうの
で、ＣＭＯ３に対するバイポーラの利点をなくしてしま
う。

充電流補償法もまた、上記（２）の混乱メカニズムに対
しては無効である。というのは、混乱電流はイオンの進
入方向によって変化するからである。

幾何学的効果は、等量であるが反対方向の光電流を発生
させる２次電荷集積領域の位置を同しイオン経路から排
除してしまう。

最後に、策略技法（ｃｉｒｃｕＩＩｌｖｅｎｔｉｏｎ　
ｔｅｃｈｎｉｑｕｅｓ）は各トランジスタノードにおけ
る時間的不規則イオン事象を検出する、そして混乱を防
止するに充分なほど速く　（例えば０．２ｎｓ　）回復
することの困難さのためにほとんど効果がない。

宇宙線環境下のメモリ素子に対して、誤り率ＩＥ−１０
エラー／ビットー日が求められている。

これは、１メガワードメモリが３年間誤りを生じないこ
とに匹敵する。

現在では、ただ一つの技術ＣＭＯ３／ＳＯ３がこの目標
を満たしている。ＣＭＯ３／バルクＳｔは絶えず進歩し
ており、近い将来にこの目標を達成することができるか
も知れない。しかし、バイポーラ技術にはこの目標に達
することができるものはない。

汎用計算機に計画されているメモリ容重の大幅な増加に
ともなって、更に厳しい誤り率が望まれている。汎用計
算機においては、レジスタあるいはメモリのビットの誤
りは、保存され、多くの計算に用いられるであろう。も
し、そのビットが重要な値であったならば、たった１つ
の誤りが破滅的な結果を招くであろう。

〔発明が解決しようとする問題点〕

それゆえ、ＳＢＵの２つのタイプに対して、強力な耐性
をもったメモリセルが望まれる。更にユニポーラとバイ
ポーラトランジスタ回路のどちらにも適用できるセルが
望まれる。

〔問題点を解決するための手段〕

本発明は、ユニポーラあるいはバイポーラトランジスタ
などの冗長スイッチング手段がクロス−カップル形に接
続されている双安定再生形固体メモリセルである。

各トランジスタはトランジスタと電圧源との間に接続さ
れた負荷をもつ。

各トランジスタのベースあるいはゲートとそのトランジ
スタとクロス・カップルされた他のトランジスタのコレ
クタあるいはドレインの間に、そのトランジスタのベー
スあるいはゲートに加えられる電流あるいは電圧の制御
手段が設けられる。

ダイオードは好ましい制御手段である。

メモリセルに読出しおよび書込み回路を設け、ＲＡＭあ
るいは論理回路アレイを構成することば容易である。

１つのトランジスタのコレクタにＳ　Ｆ、　ＩＪが発生
しても、冗長のトランジスタおよびダイオードがメモリ
セルの論理状態を保つ役目を果たすのである。

〔実施例〕 第２図は、本発明の固体メモリセル１０を示す。

クロス・カップル形のトランジスタなどのスイッチング
手段の２対がＴ、／”Ｉ２およびＩ３　／Ｔ。

として示される。

各トランジスタは、ＦＥＴのゲートあるいはバイポーラ
トランジスタのベースのいずれかである制御領域１２．
１４．１６および１８をもつ。各トランジスタの制御領
域は、第１の領域２０゜２２．２４および２６と第２の
領域２８，３０゜３２および３４の間の電圧または電流
を制御する。

負荷手段Ｌ＋　、Ｉ−Ｚ　、Ｉ−＊およびｌ、４ば、第
１の電圧基準点■１および第２の領域２８，３ｎ。

３２および３４にそれぞれ接続されている。制御領域に
加えられる電圧または電流を制御するための分離手段Ｉ
Ｉ＋　　１２．Ｉ３およびＩ４がそれぞれ第２の領域２
８，３０．３２および３４と制御領域１６．１８．１４
および１２の間に接続されている。

負荷手段Ｉ７．は、共通ベースノード３６と第２の電圧
基準点Ｖ２の間に設けることがある。同様に負荷手段Ｔ
、ｂは、共通ベースノード３８と第２の電圧基準点Ｖ２
の間に設けることがある。負荷手段■、５、■７．は、
バイポーラトランジスタの場合に、書込み動作にとって
重要である。メモリセルへの書込みについては後述する
。

負荷手段Ｉ、？　、　　Ｉ−ｅ　、　　Ｉ−９およびＩ
ＪＩＯは、それぞれ１つのトランジスタの制御領域とそ
れぞれにクロス・カップルされた分離手段との間に接続
されている。これらの負荷手段は、回路を放射線に対し
更に強化する。その強化については後述する。

ノード３６および３Ｂは、書込み手段を接続するのに都
合のよい点である。

メモリセル１０の動作は次の通りである。ＴＩ。

Ｉ２がＯＮで、Ｔ”３　、　ＴａがＯＦＦであると仮定
する。第２の領域２８．３０の電圧は、Ｔ、、Ｉ２が低
インピーダンス状態にあるので、“低”　（例えば論理
値Ｏ）である。それゆえ、ＴＩ＋＋２を流れる電流は、
Ｉ３．Ｔ、をＯＮにするほど制御領域１６．１８の電位
を上智させない。したがって、Ｉ３．Ｉ４はＯＦＦであ
る。

反対に、第２の領域３２．３４の電圧は“高”（例えば
論理値１）である。Ｉ３．Ｉ４は、第２の領域３２．３
４がそれぞれ“高”であると、それぞれＴＩ、ＴｚをＯ
Ｎに保つに十分な電圧または電流を制御領域１４．１２
に社える。

１’ｓ、Ｔａは、ノード３６に共通に接続されているの
で、Ｉ３またはＩ４のいずれかが十分な電圧または電流
を与えると、”Ｆ’　Ｉ、Ｔｚの両方ともＯＮになるで
あろう。同様に、Ｉｔ、Ｉｇは、ノード３８に共１ｆｆ
ｌに接続されているので、もしノード２８あるいは３０
のいずれかが“高”状態にあるならば、１１またはＩ２
のいずれかがＩ３゜Ｉ４をＯＮ状態に保つ電圧または電
流を与える。

第２図のトランジスタがバイポーラであるならば、それ
らを制御する電気信号は、分離手段１１ないしＩ４を通
り、それぞれのベースに転送される電流であろう。第２
図のトランジスタがＦＥＴであるならば、それらを制御
する電気信号は、分離手段■１ないしＩ４を通り、それ
ぞれのゲートに与えられる電圧であろう。

メモリセルが昨−事象パルス（ＳＥパルス）を受けたと
仮定して、本発明の動作を考察する。

第３図のｒ）ＴＬＨ路４０においで、Ｉ３．Ｉ４がＯＦ
Ｆであり、Ｉ３が、そのコレクタ３２へ電荷をｉｌｌ過
さセる重いイオンを受けたと仮定しよう。

すると、コレクタノード３２はグランドに引かれる。ダ
イオードＤ３は逆バイアスになり、コレクタ３２は回路
の他の部分から分離される。しかし、ダイオードＤ４は
、ＴＩ、Ｉ２のベース電流を順バイアスに保つ。したが
って、ＴＩ　、ＴｚはＯＮ状態を維持し、それらのコレ
クタ２８，３０は“低”にとどまり、ダイオードＤ＋、
Ｄｚは逆バイアスのままである。

したがって、ｌ・ランジスタＴ４は、メモリセルの論理
状態が変化しないようにＯＦＦにとどまる。

Ｉ３のコレクタ３２の過渡電荷が消滅（例えば０．５ｎ
ｓ　）すると直ちに、コレクタ３２の電位はＩ４のコレ
クタ３４と同じレベルに上昇する。

したがって、メモリセル４０は、ＳＥＵが発生しても、
それを後刻の読出しで観測するかもしれないあるいは観
測しないかも知れない拳なる過渡状態としてのみ認識し
、Ｓ　Ｅ　Ｕの影響を受けない状態を保つ。

第４図においてメモリセルからの読出しは、種々の都合
のよい手段で行われる。例えば、メモリセル４０に対し
、（ａｌコレクタノー１゛に結合されたショットキーダ
イオード、（ｂ）トランジスタ上のマルチプルエミッタ
、（Ｃｌベースノードに結合されたショットキーダイオ
ードを、用いることができる。

第４図は、それぞれ領域２８．３４に結合されたトラン
ジスタＴ１．Ｉ６をもった構成１ａ）を示す。

読出しのために、フリップフロップの両側の電流経路か
ら抽出する必要はない。

読出しが一方の電流経路で行われている間に、　　Ｇ ＳＥパルスが他方の電流経路に影響を与えるとする。こ
の場合には、その事象は検知されないで、正しい論理状
態が読出されるであろう。ＳＥパルスが続出しを行って
いる側の電流経路に侵入するとする。この場合、ＳＥパ
ルスの影響は、メモリセルと、それに続くレジスタある
いは出力ピンとの間の論理積に含まれるトランジスタに
ＳＥパルスが侵入して来た場合と同じである。それゆえ
、論理積の他の大部分を強化することなしに、論理積の
一部のみを強化するのは、余り意味がない。

メモリセルからの３回連続続出しで決定することは、読
出し中に、セルの内部および外部に生じる全ての誤りを
排除する。

メモリセルへの書込みは、ＯＮ）ランジスタにメモリセ
ル内で与えられるベース電流より大きい電流をＯＦＦ　
）ランジスタのベースに加えることが必要である。これ
は、第４図に示す如く、それぞれノード４２，４４に結
合されたトランジスタＴ７．Ｔａにより達成される。

メモリセルを１状態から他の状態ヘスイソチン１　θ グするに要する時間は、最初にＯＮ状態にあるトランジ
スタ（例えばＩ３．Ｔａ　）のベース領域から電荷を除
去するに要する時間に関係する。最初にＯＦＦ状態にあ
るトランジスタが外部から与えられたベース電流パルス
によってＯＮにスイッチングされるとき、これらトラン
ジスタのコレクタ上のダイオードは逆バイアスになる。

これば、グランドへの漏洩電路を設けない限り、最初に
ＯＮ状態にあったトランジスタのベース電荷を除去する
方法がないことを意味する。漏洩電路は、ベースプルダ
ウン負荷手段Ｌｓ　、Ｌ６　、Ｌ７および■、８（第４
図）によって得られる。

両輪理状態を書き込むためには、メモリセルのフリップ
フロップの両側へアクセスしなりればならない。これば
書込み回路のどこかに填一点異常（ｓｉｎｇｌｅ−ｐｏ
ｉｎｔ　ｆａｉｌｕｒｅ）の可能性があることを意味す
る。この異常は、メモリセルに誤りの状態を書込ませる
。第４図においては、単一点異常は、トランジスタＴ？
　、Ｔｓのベースから電流を分ける手段に生じる。

書込みモードで生じる誤りを考慮すれば、メモリセルへ
つながっている論理鎖に含まれる全てのトランジスタが
同程度に強化されない限り、メモリセルに隣接する数個
のトランジスタのみを強化しても効果がないという結論
に達しよう。これは、論理鎖に含まれる全てのトランジ
スタは、同一時間長の影響受は易さくパス遅延時間）を
もち、同一危険電荷量および同一危険時間をもっとみな
される。それゆえ、混乱を生じる確率はほぼ同じである
。このことから、論理鎖内のＭ個の影響を受は易いトラ
ンジスタの最後のＮ個を強化することは、危険度を減少
させ、ＳＥＵ誤り率をＮ／Ｍ倍に強化するということに
なる。

Ｓ　Ｅ　ｔＪにより生じたコレクターベース短絡に対し
、メモリセルを強化するために、負荷手段Ｌ９゜Ｌｏｏ
ｔ　　Ｌ＋＋およびＬ１□を設けることがのぞましい。

トランジスタＴ、ないしＴ４が分離された領域に配置さ
れていても、メモリセルの１つの側のトランジスタは共
通のベースノードをもつ。それゆえ１つのトランジスタ
からのコレクターベース電流は、同じ側の他のトランジ
スタのベース電流に影響を与え、同時に両方のＯＦＦ　
ｌ−ランジスタをＯＮにする。これは、負荷手段り、な
いしり、□などのベース抵抗を付加することによって緩
和することができる。１つのトランジスタでイオンによ
り発生されたＳＥＵ電流は、メモリセルの同一側の他の
トランジスタに影響を与える前に両方の抵抗（例えばｔ
、ｑおよびＩ−、。）を１ｆｆｌらなければならない。

これは過去において、バイポーラの対ＳＥＵ強化策とし
ては余り有効でないとされたクロス・カップル形抵抗の
変形である。しかし本発明のメモリセルでは、混乱電流
のコレクター基板成分は混乱を起さないし正常コレクタ
ー基板成分より迩かに小さい。それゆえ、これらの抵抗
値は、比較的低く回路のスピードはそれほど低くならな
い。

メモリセルの対Ｓ　ＥＵ強化策の最後は、本質的にＳＥ
Ｕの影響を受けない分離手段と負荷手段を用意すること
である。もし、それらがＳ　Ｅ　Ｕの影響を受けやすい
ならば、Ｓ　ＥＩＪはメモリセルの１側の両ＯＦＦトラ
ンジスタのベースに電流を注入し、両トランジスタをＯ
Ｎにする。負荷手段Ｌ５ないしり、□および分離手段■
１ないし■、は、ＳＥＵに対して強化すべき最も重要な
手段である。

メモリセル内のこれらの手段の対ＳＥＵ強化策は、１゜
負荷手段として薄膜ポリシリコン抵抗を、分離手段とし
てショットキーダイオードの下に注入された誘電体を、
用意することにより達成される。

ゲーテッドフィードバックセル自身は、ＩＣの一部であ
る。回路を完成するには、このセルがＲＡＭ、エツジト
リガー型フリップフロップあるいはレジスタファイル（
すなわちエツジトリガー型フリップフロップアレイ）の
いずれかにはめこまれる。ＲＡＭ設計のエリアペナルテ
ィは約１００％である。エツジトリガー型フリップフロ
ップに対するエリアペナルティは、もし出力ラソチのみ
を保護するならば、２５％まで低くすることができる。

これはエツジトリガー型フリップフロップの残り部分は
、入力動作の間にのみ用いられるから可能になる。それ
ゆえ本発明のメモリセルは、レジスタファイルやスタン
ドアロンフリップフロップに対する魅力的な解決策とな
る。

負荷手段を強化するためのポリシリコン抵抗の代りに、
注入された誘電体による誘電体分離をもった注入抵抗を
用いることができる。

ダイオードを強化するためには、ショットキーダイオー
ドまたはジャンクションダイオードの下に誘電体を注入
する方法以外に、ｔａ＋注入ポリシリコンジャンクショ
ンダイオード、ｆｂｌ絶縁基板材料上の再結晶シリコン
によるショットキーダイオード、および（Ｃ）オリジナ
ルエピタキシャル層を基礎とし、第２のエピタキシャル
層をオキサイドによって囲まれた■字形領域に成長させ
た二重エピタキシャル材料によるショットキーダイオー
ドが可能である。現在では、ショットキーダイオードの
下に注入された誘電体がより好ましい。

エツジトリガー型フリップフロップは、論理回路設計者
によく用いられる３種の同期クロック構造の１種である
。他の２種は、マスター−スレーブラッチおよびラッチ
間に論理回路をもった多相クロック構造である。これら
クロック構造をそれぞれ種々の回路ファミリーに採用す
ることができる。ゲーテッドフィードバックセルは、こ
れらのクロック構造のいずれとも、共に用いることがで
きる。

クロック構造の選択は、システム速度、クロックスキュ
ー問題、最小回路遅れ問題およびアーキテクチュア設計
の容易さのトレードオフを含む。

その選択は、大きく応用に依存する。

第５図は、本発明をＧ　ａ　Ａ　ｓ　Ｓ　Ｄ　Ｆ　Ｌ技
術に応用したものを示す。読出しおよび書込み手段は、
図示されていないが種々の読出しおよび書込み手段を用
いることができることは、当業者にはよく知られている
。第５図は、ディプリーションモードのＭＥＳＦＥＴを
用いている。しかし、ＭＯＤＦＥＴやエンハンスメント
モードのＦＥＴを用いることもできる。ＭＥ　Ｓ　Ｆ　
ＥＴを用いるときは、ＧａＡｓが好ましい基板材料であ
る。しかし、シリコンまたは他の半導体材料を本発明の
基板として用いることができる。

【図面の簡単な説明】

第１図は、従来技術による双安定再生形固体メモリセル
である。 第２図は、本発明の概要図である。 第３図は、本発明のＤ　Ｔ　Ｌ、版である。 第４図は、読出しおよび書込み回路を付加した第３図の
セルである。 第５図は、本発明のＳ　Ｄ　ＦＬ版である。 １０・・・固体メモリセル １２．１４，１６．１８・・・ 各トランジスタの制御領域 ２０．２２，２４．２６・・・第１の領域２Ｂ、３０．
３２．３４・・・第２の領域１＋、Ｉｇ、１３．１４・
・・分離手段Ｌ＋　、Ｔ−２、Ｌ３　、Ｌ４・・・負荷
手段■、５．■、６・・・負荷手段 ３６．３８・・・共通ベースノード Ｌ？、Ｌ１１．Ｌ、、Ｉ、１゜＋　　Ｔ−１１＋　　Ｉ
−１２・・・負荷手段 Ｔ＋　、Ｔｚ　、Ｔａ　、Ｔ４・・・ｌ・ランジスタ４
０・・・ＤＴＬ回路

Claims (7)

【特許請求の範囲】
1. （１）メモリセル内のある位置に過渡電気信号が導入さ
   れたにも拘らずその現在の論理状態を保つ固体メモリセ
   ルであって、 第１、第２、第３および第４のスイッチング手段と、 第１、第２、第３および第４の負荷手段と、第１、第２
   、第３および第４の分離手段とからなり、 上記各スイッチング手段は、第１、第２の領域と制御領
   域をもち、上記第１、第２の領域は部分的に導電性を有
   するようにドーピングされ、上記制御領域は上記第１お
   よび第２の領域の間の電流を制御し、上記第１および第
   ２のスイッチング手段の上記第１の領域は第１のノード
   に接続され、上記第３および第４のスイッチング手段の
   上記第１の領域は第２のノードに接続されており；上記
   第１の負荷手段は、上記第１のスイッチング手段の上記
   第２の領域と第３のノードとの間に接続され、上記第２
   の負荷手段は上記第２のスイッチング手段の上記第２の
   領域と上記第３のノードとの間に接続され、上記第３の
   負荷手段は上記第３のスイッチング手段の上記第２の領
   域と上記第４のノードとの間に接続され、上記第４の負
   荷手段は上記第４のスイッチング手段の上記第２の領域
   と上記第４のノードとの間に接続されており； 上記第１、第２、第３および第４の分離手段は、上記制
   御領域に与えられる電気信号を制御するものであり、上
   記第１の分離手段は、上記第１の負荷手段と上記第３の
   スイッチング手段の上記制御領域との間に接続され、上
   記第２の分離手段は上記第２の負荷手段と上記第４のス
   イッチング手段の上記制御領域との間に接続され、上記
   第３の分離手段は上記第３の負荷手段と上記第２のスイ
   ッチング手段の上記制御領域との間に接続され、上記第
   ４の分離手段は、上記第４の負荷手段と上記第１のスイ
   ッチング手段の上記制御領域との間に接続されており； 上記第１および第２のノードは、第１の電圧基準点に接
   続され、上記第３および第４のノードは第２の電圧基準
   点に接続されているので、上記メモリセルへ電気エネル
   ギーを供給するために、上記第１および第２の電圧基準
   点に異なる電圧を与えることができ、 上記負荷手段、上記分離手段および上記スイッチング手
   段は、上記第２の領域に論理値をもった双安定再生形デ
   バイスを構成し、 上記第２の領域の１点にのみ上記過渡電気信号が導入さ
   れた場合に上記第２の領域の残り部分の論理値が影響を
   受けない、 ことを特徴とする固体メモリセル。
2. （２）上記第１のスイッチング手段の上記制御領域と上
   記第１のノードとの間に接続され、かつ上記第２のスイ
   ッチング手段の上記制御領域と上記第１のノードとの間
   に接続された第５の負荷手段と、 上記第３のスイッチング手段の上記制御領域と上記第２
   のノードの間に接続され、かつ上記第４のスイッチング
   手段の上記制御領域と上記第２のノードとの間に接続さ
   れた第６の負荷手段と、を含むことを特徴とする特許請
   求の範囲第（１）項の固体メモリセル。
3. （３）第１および第２の共通ノードをもち、上記第１の
   分離手段は、上記第１のスイッチング手段の上記第２の
   領域と上記第１の共通ノードとの間に接続され、 上記第２の分離手段は、上記第２のスイッチング手段の
   上記第２の領域と上記第１の共通ノードとの間に接続さ
   れ、 上記第３の分離手段は、上記第４のスイッチング手段の
   上記第２の領域と上記第２の共通ノードとの間に接続さ
   れ、 上記第４の分離手段は、上記第３のスイッチング手段の
   上記第２の領域と上記第２の共通ノードとの間に接続さ
   れている、 ことを特徴とする特許請求の範囲第（１）項の固体メモ
   リセル。
4. （４）第７、第８、第９および第１０の負荷手段をもち
   、上記第７の負荷手段は、上記第２の共通ノードと上記
   第１のスイッチング手段の上記制御領域との間に接続さ
   れ、 上記第８の負荷手段は上記第２の共通ノードと上記第２
   のスイッチング手段の上記制御領域との間に接続され、 上記第９の負荷手段は、上記第１の共通ノードと上記第
   ３のスイッチング手段の上記制御領域との間に接続され
   、 上記第１０の負荷手段は、上記第１の共通ノードと上記
   第４のスイッチング手段の上記制御領域との間に接続さ
   れている、 ことを特徴とする特許請求の範囲第（３）項の固体メモ
   リセル。
5. （５）上記スイッチング手段は、バイポーラトランジス
   タであり、上記第１の領域は、上記トランジスタのエミ
   ッタであり、上記第２の領域は、上記トランジスタのコ
   レクタであり、上記制御領域は、上記トランジスタのベ
   ースである、 ことを特徴とする特許請求の範囲第（１）項の固体メモ
   リセル。
6. （６）上記スイッチング手段はＦＥＴであり、上記第１
   の領域は、上記ＦＥＴのソースであり、上記第２の領域
   は、上記ＦＥＴのドレインであり、上記制御領域は、上
   記ＦＥＴのゲートである、ことを特徴とする特許請求の
   範囲第（２）項の固体メモリセル。
7. （７）上記ＦＥＴは、ＭＥＳＦＥＴであることを特徴と
   する特許請求の範囲第（６）項の固体メモリセル。